英语原文共 29 页，剩余内容已隐藏，支付完成后下载完整资料
PCM编解码器使用通用D / A转换器进行编码和解码
作者:Svala, Carl G.,U.S.A
编码器（编码器/解码器），其在脉冲编码调制（PCM）中具有特别的用途，使用全线编码和解码的通信系统采用普通的是数模转换器（DAC）。要重建的PCM信号在基本采样间隔内的两个时间点被解码，优选地是基本采样的两倍频率。为了实现期望的模拟重建级别，PCM信号首先在位于所需重建级别一侧的第一判定级别解码;然后在位于期望的重建级别的另一侧上的不同决定级别上修改并再次解码。然后，两个解码的模拟信号的平均值位于期望的重构水平之上。在传统的PCM系统中，两个PCM采样在用于设置公共DAC的PCM字中只有一个最低有效位（LSB）。在本发明的优选实施例中，分别存储寄存器用于编码和解码，以及在两个期望的解码间隔期间在两个寄存器之间切换的选择器。以这种方式，可以在基本采样周期的实质部分期间进行编码操作，仅为了生成解码的采样而中断编码操作。本发明一般适用于PCM系统，包括根据U律或A律操作的压缩脉码调制（CPCM）系统。
我的发明涉及主要用于的编解码器（编码器解码器）在脉冲编码中对模拟信号进行编码和解码，例如类似信号的语音调制（PCM）系统，并且特别适用于不被多个PCM通道共享的所谓的每行编解码器。
这种编解码器的特定和常用类别依赖于用于编码和解码的所谓的数模转换器（DAC）.DSC通常包括与多个电子开关组合的电阻网络，这些电子开关由要转换的数字代码决定。然后，来自组合网络的模拟输出信号将与参考输入信号开关的设置和所需的传输特性相关，该参考信号通常是可选极性的固定电压。
为了适应待编码的信号电平的大变化，同时保持可接受的信号与量化噪声比，通常使用采用压扩的压缩脉码调制（CPCM）。这可能遵循通信行业接受的标准法规之一，例如所谓的U法或所谓的A律。众所周知，压延需求输入信号与产生的CPCM码之间的非线性传输特性，在解码处理中应用逆传递特性，以便在对语音信号进行编码和解码之后提供线性的整体传输特性。这个要求可以通过使用至少大约达到相同的DAC用于编码和解码。由于DAC是使用每行编解码器的PCM系统中最复杂和最昂贵的组件之一，因此对于编码和解码过程的DAC的标准化是非常需要的。
从经济角度出发更为理想，电路简化将使用单个DAC进行编码和解码。然而，仔细检查在编解码器中多次使用DAC时，遇到困境。 无论是否使用压扩功能，编码期间的决策级别和解码期间的重建级别都不一致。事实上，为了在端到端连接中实现最小的总体信号降级，重建级别 解码期间应在编码期间相应的决策层之间的中间。 因此，以前被认为需要使用单独的DAC进行编码解码，或者增加DAC的复杂性，使得其传输特性可以通过编码和解码模式之间的控制信号来修改。
我的发明为上述困境提供了一个简单的解决方案，使得相同的DAC可以用于编码和解码，而不需要为DAC增加电路复杂性。 根据本发明的基本原理是在每个接收到的PCM字的解码中生成两个样本，与针对每个PCM字生成一个样本的正常过程相反。
在常规PCM系统中，样品以8KHz的速率产生，即以125 us间隔产生。根据我的发明，在解码期间，以这个速率，即16KHz，优选以62.5 us的间隔产生样本。通过将DAC设置为最接近的决定来生成每个接收到的PCM字的两个样本中的第一个样本水平高于期望的重建水平。通过将DAC设置为低于所需重建级别的最接近的决策级别来生成第二个样本。然后将样本应用到编解码器的输出中，假设系统中的基准采样率为8KHz。当然，样本的顺序可以颠倒，即可以首先生成较低幅度的样本，然后可以在6215us之后生成较高幅度的样本。选择是一个实际的实践。由于两个采样在用于设置DAC的PCM字中只有一个最低有效位（LSB），所以在DAC的控制逻辑中只需要简单的附加数字电路1来修改两个采样之间的输入PCM字。包括在实现本发明所需的控制逻辑的修改中也包括用于每个基本解码间隔而不是一个样本生成两个样本，均等地分离的定时装置。随着半导体行业开发的现代大规模集成（LSI）技术，这些修改或增加电路仍然可以以比提供用于编码和解码的单独的DAC的成本低得多，或者在编码和解码期间修改单个DAC以提供不同级别的成本低得多。
在基本采样间隔（例如间隔125 us）下提供两个采样的结果是，间隔期间接收的平均信号值将位于两个产生的信号电平之间的中间。 这正是为了达到正确的重建1eve1所需要的。接收的常规过滤器解码的输出信号然后可以在其输出端提供对应于期望的重建级别的适当的平均信号。
两个这样的样本，其幅度不同于一个LSB并以常规采样率的两倍产生，可以被认为是具有等于常规采样率（例如8KHz）的基本调制频率的方波的幅度调制信号。 在这样的方波中，也会出现不需要的奇次谐波，但是由于它们的幅度远低于基波幅度，所以它们可以通过任何适用于常规类型PCM解码器的滤波器来充分衰减。 例如，可以容易地示出，在通常具有位于300-3400KHz频带中的信号频率的通信系统中，它们可以被具有4KHz和更高频率的高抑制的低通滤波器充分衰减。 此外，对于所关注的所有信号电平，即对于高于大约的信号电平，谐波频率的调制度非常低低于最大信号电平40dB。
根据本发明，提供了一种通信编码和解码系统，用于将输入的模拟信号编码为输出的PCM信号，并且还将输入的PCM信号解码为输出的模拟信号，所有这些都在对应于基本的一个周期的选定的时间段内所述组合包括：在所述时间周期的第一预定部分内接收多位输入PCM字符信号的装置;解码意味着对用于解码所述输入PCM信号的公共数模转换器（DAC）进行压缩;用于将所述DAC设置为与期望的模拟重建级别的一侧相邻的第一判定级别的控制装置;用于在所述时间段的第二预定部分内修改所述输入PCM信号并用于利用的装置，所述修改的PCM信号将所述DAC复位到与所述重建级别的相对侧相邻的第二判定级别;编码装置，包括用于在所述时间段的第三预定部分期间将输入模拟信号编码为输出PCM信号的所述公共DAC：用于从所述DAC中顺序读出与所述第一和第二判定电平对应的合成模拟信号的装置;以及用于对所述结果信号进行平均以提供具有在所述决定级别之间的值的解码模拟信号的装置。
根据本发明，还提供了一种用于PCM通信信道的每行编解码器，所述信道具有PCM输入和输出总线以及模拟输入和输出电路，其组合包括：控制逻辑和定时电路，用于在每个基本采样周期内采样输入的PCM字符信号和传送输出的PCM信号;包括分别输入采样和保持电路和输出采样和保持电路的装置，对输入的模拟信号和解码的模拟输出信号进行采样;包括由所述输入和解码的模拟信号激励的信号比较器，由所述逻辑和定时电路设置的寄存器的公共数模转换器（DAC），用于对所述输入PCM信号进行解码并在第一和第第二解码时间间隔位于每个所述采样周期内，所述比较器在所述第一时间间隔期间被设置为与所述解码模拟信号的期望重建电平的一侧相邻的第一判定电平;由所述逻辑和定时电路控制的装置，用于在所述第一和第二时间间隔之间修改所述输入PCM信号一个最低有效位，从而在所述第二时间间隔期间将所述比较器复位到与所述第一和第二时间间隔的相对侧邻近的第二判定级别期望重建水平;由所述比较器由所述逻辑和定时电路控制的装置，以及所述公共DAC，用于在所述第一和第二时间间隔散布的所述周期的一个或多个时间间隔期间将所述输入的模拟信号编码成输出的PCM信号;以及用于对从所述DAC提供的解码的模拟信号进行平均的装置，从而产生所述决定级别之间的期望的重建级别。
附图简述
在附图中：
图1是示出根据本发明的使用公共DAC对PCM信号进行编码和解码的一种形式的编解码器的简化示意图;
图2是另一个类似的示意图一种具有公共DAC的编解码器的修改形式发明;
图3是包括一组示例性的时序图将结合特别参考的图2的编解码器的波形描述。
具体实施方式：
在图1中示意性地指出的编解码器中，已经在主要组件之间示出了单线连接以简化绘图。对于本领域技术人员显而易见的是，每条线可以表示多个导体或控制路径。该版本的改进型编解码器的主要部件包括输入采样保持电路（输入S / H电路）100，比较器101，控制逻辑和定时电路102以及8位寄存器103，公共数字 - 模数转换器（DAC）104，输出采样保持电路（输出S / H电路）105，输出低通滤波器106和时钟107。
要编码的模拟信号通过输入路径110提供，并且要编码的采样信号电平通过路径111提供给比较器101.控制逻辑和定时电路102通过路径112接收比较器101的输出，由路径113上的时钟脉冲控制，以及通过路径114上合适电路（未示出）的常规启动或选通脉冲进行控制。输入PCM信号也通过总线115提供。控制逻辑和定时电路102的输出包括8位引线116到8位寄存器103和读出控制路径117.来自8位寄存器103的输出包括将其与公共DAC 104互连的8位引线118.代表PCM输出总线传统上通过附图标记119.来自DAC 104的输出路径130通过路径131向比较器101提供信号，并通过路径132向输出S / H电路105提供信号。最后，解码的模拟输出信号通过路径133和救援人员到场低通滤波器106到输出路径134.采样保持电路100和105也由控制逻辑和定时电路102控制，分别由控制路径150和151示意性地指出。
现在将简要描述图1的系统中的编码过程。 假设使用8KHz采样率，使得基本采样周期占用125mu;s的时间间隔。路径110上的输入模拟信号在每个采样周期开始时由输入S / H电路100采样，并被保持 有125-us间隔的平衡。 通过路径111提供的模拟信号电平在比较器101中与来自DAC 104的路径130-131上的模拟输出进行比较。输出在路径112上的比较器101使得控制逻辑和定时电路102在趋向于使得DAC 104的输出与来自输入S / H电路的模拟输入信号相匹配的方向上改变来自8位寄存器103的输出100。
对于该匹配过程，可以使用许多备选策略或算法。 从反应速度的角度来看，效率最高的是接近极值通过常规的逐次逼近技术获得。不管所用的方法如何，控制DAC 104的位的操纵的最终结果应为a。设置（即，PCM病房），其对应于路径130-131上的模拟输出，其不同于路径111上的采样输入信号小于1步，对应于一个最低有效位（LSB），从8的输出 位寄存器103。换句话说，路径112上的比较器101的输出应该仅响应于LSB的改变而改变。
通过路径150提供的逻辑信号电平确定输入S / H电路110是否正在跟踪模拟输入信号（即，对该信号进行采样）或者是否保持该输入信号的值，因为它在保持间隔开始时存在。 输出S / H电路105类似地通过路径151上的逻辑信号电平进行控制。
按照惯例，8位寄存器103的设置被用作PCM输出总线119上的输出PCM字。对于在美国使用的常规D2 / D3格式，输出PCM字的幅度比特实际上是补码的常规二进制字，其基于近似对数表示采样电平的幅度。因此，传送特性上的步长的下限对应于二进制字的常规“较高值”，反之亦然。因此，这是一个字，连同符号位，（即最高有效位（MSB））被发送到表示编码信号的PCM输出总线119，因此当8位寄存器103的内容使得只有一个LSB的差值将改变逻辑输出比较器101表示在由控制逻辑和定时电路102确定的时间内在输出总线119上取出的期望的PCM字。本领域技术人员将理解，该字可以是按照特定应用的要求，以并行或串行形式传输。
由时钟107提供的频率和控制逻辑和定时电路102的参数必须如此选择，使得在125-us周期的第一部分期间将完成完整的编码操作，使得周期中的剩余时间将为 足以使电路通过使用公共DAC104来执行解码操作。
图1的系统中的解码过程 1需要比编码过程少得多的时间。 原则上，解码只需要输入PCM输入总线115上的代码通过8位寄存器应用于公共DAC104，此后，输出S / H电路105在125mu;s间隔内被切换到“采样”一段时间，使得模拟输出 可以获取并存储路径130上的信号。 然后，输出S / H电路105可以切换到“保持”，释放DAC104用于随后的编码操作。
根据本发明的优选形式，以62.5-us的间隔以两个相似的步骤执行解码。 这意味着编码必须在两个62.5-us间隔之一内进行，或者在第二次解码采样期间必须中断编码。 后一种方法使得控制逻辑和定时电路更复杂一些，但是其优点在于更多的总时间可用于编码。 这反过来又提高了精度，并对比较器101或公共DAC 104或两者都施加了较不严格的速度要求。 该优选实施例在图1所示的示意性框图中示出。 在分析本实施例的操作时，还将参照图2的时序图3。
现在参考图如图2所示，许多组件可以与图1的电路中的组件基本相同。因此将不再详细描述。这些类似的组件包括模拟输入路径210，输入S / H电路200，比较器201，公共数字模拟转换器（DAC）204，输出S / H电路205，输出低通滤波器206和时钟各种其他输入信号路径也对应于图20的那些。并且将不再详细描述：例如路径210和211.各种控制路径也对应于图1的控制路径。 1，例如开始或选通路径214，到输入S / H电路200的逻辑控制路径250和到输出S / H电路205的逻辑控制路径251，以及在路径213上提供的时钟脉冲。类似地，许多的输出路径对应于包括路径230-231,232,233和234的图1的输出路径。主要差异与图1的类似元件相比较。图1的控制逻辑和定时电路102和8位寄存器103。 1已经由主控制逻辑和定时电路260代替，连续近似寄存器控制电路（SARC）261包括相关联的寄存器R1，其通过输出总线219提供PCM输出，单独的寄存器R2，其接收PCM输入总线215和公共选择器262分别通过8位引线218A和218B从寄存器R1和R2接收输入。最后，选择器262通过一组8位引线218C与公共DAC 204互连。
为了简化图的示意图。如图2所示，在控制逻辑和定时
剩余内容已隐藏，支付完成后下载完整资料
资料编号：[137582]，资料为PDF文档或Word文档，PDF文档可免费转换为Word
以上是毕业论文外文翻译，课题毕业论文、任务书、文献综述、开题报告、程序设计、图纸设计等资料可联系客服协助查找。
