披头士架构外文翻译资料

Port name

I/O

Width

Type

Pin number

Description

Clock Generation and management interface

XTALI

I

1

Crystal oscillator input pin. Typically a fundamental XTAL oscillator is connected between the XIN and XOUT pins.

XTALO

O

1

Crystal oscillator output pin. Typically a fundamental XTAL oscillator is connected between the XIN and XOUT pins.

XVSS

I

1

Crystal oscillator power

XVDD

I

1

Crystal oscillator power

XIOVSS

I

1

Crystal oscillator I/O power

XIOVDD

I

1

Crystal oscillator I/O power

EXTCLK

I

1

Auxiliary XO external clock. An external clock can be used instead of the crystal oscillator. This pin is operational with CLKSEL is set to lsquo;1rsquo;. Typically the input clock frequency is 24.576MHz.

CLKSEL

I

1

External XO clock select. When set to lsquo;1rsquo;, it selects the CLKI as a clock, otherwise the crystal oscillator is used

PLL Interface

VDDA

I

1

Analog positive supply voltage for the PLL. VDDA is typically 3.3V.

VSSA

I

1

Analog ground for the PLL.

Internal ADC Interface

VINP

I

1

Differential analog input

VINN

I

1

Differential analog input

VCM

I

1

Voltage command mode – Voltage pull up to VINN-VINP

VREFN

I

1

Differential voltage reference

VREFP

I

1

Differential voltage reference

VBG

I

1

Bandgap reference voltage

IBEXT

I

1

Test monitoring IBIAS current for ADC

AGND

I

1

Analog ground

AVDD

I

1

Analog supply

AGNDREF

I

1

Clean analog ground

External ADC Interface

ADC_CLK

O

1

ADC sampling clock output (8.192 MHz)

ADC_D9

I

1

ADC data input, bit 9 (MSB)

ADC_D8

I

1

应用任务

TCP/IP堆栈

C标准图书馆

ucOS-II

HAL API

UART驱动

以太网驱动

披头士驱动

其他驱动

网件输入/输出子系统处理器系统硬件

端口名称

I/O

宽度

类型

针数

描述

时钟生成与管理接口

XTALI

I

1

晶体振荡器输入引脚。通常是一个基本的XTAL振荡器连接之间的新和XOUT引脚。

XTALO

O

1

晶体振荡器输出引脚。通常是一个基本的XTAL振荡器连接之间的新和XOUT引脚。

XVSS

I

1

晶体振荡器的功率

XVDD

I

1

晶体振荡器的功率

XIOVSS

I

1

晶体振荡器输入输出功率

XIOVDD

I

1

晶体振荡器输入输出功率

EXTCLK

I

1

辅助外部时钟。一个外部时钟可以用来代替晶体振荡器。这是操作CLKSEL引脚被设置为“1”。典型的输入时钟频率24.576mhz。

CLKSEL

I

1

外部XO时钟选择。当设置为“1”，选择clki作为时钟，否则用晶体振荡器

锁相环接口

VDDA

I

1

模拟正电源电压的PLL。VDDA是典型的3.3。

VSSA

I

1

模拟地面的PLL。

内部ADC接口

VINP

I

1

差分模拟输入

VINN

I

1

差分模拟输入

VCM

I

1

电压命令模式–电压拉到vinn-vinp

VREFN

I

1

差分基准电压

VREFP

I

1

差分基准电压

VBG

I

1

带隙基准电压

IBEXT

I

1

试验监测伊维亚斯电流ADC

AGND

I

1

模拟地

AVDD

I

1

模拟电源

AGNDREF

I

1

干净的地面模拟

外部接口

ADC_CLK

O

1

ADC采样时钟输出（8.192兆赫）

ADC_D9

I

1

ADC的数据输入，9位（MSB）

ADC_D8

I

1

ADC数据输入，位8

ADC_D7

I

1

ADC数据输入，位7

ADC_D6

I

1

ADC数据输入，位6

ADC_D5

I

1

ADC数据输入，位5

ADC_D4

I

1

ADC数据输入，位4

ADC_D3

I

1

ADC数据输入，位3

ADC_D2

I

1

ADC数据输入，位2

ADC_D1

I

1

ADC数据输入，位1

ADC_D0

I

1

ADC数据输入，位0 (LSB)

外部存储器接口

DATA_EXI

O

8

外部SRAM数据输入

DATA_EXO

I

8

外部SRAM数据输出

ADDR_EX

O

20

外部SRAM地址总线

NWR_EX

O

1

外部SRAM写选通

NRD_EX

O

1

外部SRAM读选通

NCS_EX

O

1

外部SRAM芯片选择

自动增益控制接口

W_AGC

O

1

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