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基于FPGA的DDS信号发生器的设计
摘要
直接数字合成器dds是一种新的理论，能实现从概念阶段到所需的直接合成波形,该系统在FPGA芯片和D / A转换电路、滤波电路、振幅放大电路和功率放大电路实现达到预定目标，支持多个波形输出。
关键词：DDS；FPGA；信号发生器
介绍
直接数字合成DDS是1960年代末出现的第三代频率合成。概念阶段的技术基于时域奈奎斯特抽样定理,在时域中进行频率合成。DDS具有高频率转换速度和高频率分辨率特点,而且频率转换可以保持连续,这是易于实现多种调制功能。DDS是一种数字技术，其振幅、相位。频率可以通过编程实现,以牺牲波形的灵活性灵活性来实现合成任意波形。此外,DDS易于单片集成,体积小,低价格,低功耗,因此DDS技术近年来发展迅速,其应用日益广泛。
随着FPGA持续发展, DDS技术变得更加成熟,DDS可以在各种高性能的FPGA开发平台上进行开发,基于DDS波形信号发生器与其他芯片信号发生器相比,成本更低，操作更灵活,而且能够在线更新配置根据需求,系统开发软件技术,以及定制技术。本文研究了基于FPGA的DDS信号发生器设计实现满足预定目标多个波形输出。
图1 DDS的基本原理
DDS的基本原理
DDS的基本结构如图1所示,由相位累加器的相位寄存器、加法器、正弦查找表,数模转换器和滤波电路组成。首先,振幅编码正弦波形冲击信号存储在一个ROM里，当产生一个信号时,N比特相位累加器的输出频率等于控制字K和相位寄存器的之和。与此同时，累加器输出序列的高M位去寻址相位/幅值查找表，得到一系列离散的幅度编码（Y位）。该幅码经数模转换后得到模拟的阶梯电压，再经低通滤波器平滑后，就可得到所需要的波形信号。相位累加器、相位寄存器和相位振幅查阅表称为数控振荡器(NCO)。输出信号频率DDS输出信号= K·fclk 2 n,频率分辨率∆= foutmin 2 n,实际上,最高输出频率foutmax = fclktimes;40%,相对带宽foutmin = 2 ntimes;40%。
设置初始阶段,可以从输出的值和输入的起始地址的相位控制字所形成的地址开始。振幅也可以控制,其振幅大小为ROM表输出振幅值乘以一个系数。
基于FPGA的DDS信号源的总体设计
该设计是依赖于FPGA开发平台为核心。每个量化数据,根据设置的频率如波形的振幅和相位，都存储在ROM，与相应的频率控制字k一步步积累起来的值。使用累积相位值作为地址码波形数据存储在内存中。它可以通过D / A转换,得到要控制的波形振幅，然后进一步滤波。波形发生器采用全数字结构并使用verilog硬件描述语言设计实现频率可调，并显示它。使用D / A转换的开发平台和滤波器来处理波形数据。它理论上在任何频率都可以实现各种波形。整个系统设计框图如图2所示。
图2：整个系统设计框图
系统根据工作原理和控制对象分为三个功能模块:波形数据生成单元、D / A转换单元和滤波器处理单元。具有波形数据输出功能的波形数据生成单元。此外,它的功能是设置频率和输出显示。可以设置波形信号频率范围从0到99 999 999Hz。与8位LED数码循环动态显示输出相比，其频率稳定性更好。D / A转换单位读取波形ROM表中的数据和执行D / A转换。选择D / A转换装置时需要从四个方面采取措施,如构建时,数字,转换错误,和转换时间。滤波器处理单元使D / A转换的模拟波形顺利通过,过滤掉噪音和高频干扰,补偿频带损失和振幅损失。最后,直到输出波形设计低误差和高质量，达到所预测的要求。
实现系统的功能单元
3.1、波形数据生成单元
波形数据产生单元是信号发生器设计过程中最主要的部分。这里使用的DDS信号发生器原理可以完成三个波形(正弦、三角和方波)数据。此外,根据控制信号也可以完成指定输出波形的选择。按照功能实现的关系,波形数据生成单元可分为:频率控制字生成模块,相位累加器模块和ROM波形数据表模块,如图3所示。其中,频率控制字生成模块可以指定频率词根据输入和显示输入频率在同一时间。相位累加器模块负责处理阶段的波形选择和总和计算多次与频率控制字作为一个步骤。ROM表模块存储波形数据三种波形的振幅和相位量化值和选择适当的波形数据的地址。
设置输出频率范围从1KHz至10 MHz,步进是50HZ频率。系统输出使用8个LED数码管显示数字扫描频率。根据DDS的原则,把大小为50HZ作为频率控制字的步进,相对应的最大10 MHz频率控制字200000可以表示为18位二进制值(218 gt; 200000)。恢复原始波形数据的样本值和每个周期波形数据理论上提取至少两个点。在考虑到实际受到损失的频率,之间的串扰线和其他因素的干扰,设计使用22 b的频率控制字、相位累加器以及4 Kb的8位波形ROM表。相位累加器的输出高12 b的空间来处理波形数据;三个波形的振幅和相位对应存储在剩下的782Kb数据存储器中。因此,每个周期波形数据的单位有800 800(782times;210)Kb。可以完全满足任何波长下的4分振幅周期要求,并确保即使的最大输出频率波形条件下仍然可以得到更好的结果。波形选择函数是由两个开关的组合来实现四种状态。其中三个是用来描述不同的波形,另一组用于扩展其他波形。
图3图波形数据生成单元设计框架
3.2、D/A转换单元
D/A转换器的作用是在波形数据生成单元之后，将数字量形式的波形幅值转换成所要求合成频率的模拟量形式。它实际上是为了DAC输出模拟信号,因此需要对波形进行平滑A/ D转换后，然后通过低通滤波器最终输出。这里,使用单片AD7528双8位CMOS DAC，它是ADI公司生产的线性程度达到1/2,转换时间达到纳秒,定量计算可以精确到10 MHz信号的一种高性能芯片。
3.3过滤处理单元
滤波器是一种可以通过有用的频率信号,同时抑制(或衰减)无用频率信号的电子设备,。与运算放大器近似,它可以节省滤波电感费用,接近频率响应的理论预测值。在构成有源滤波电路后还具有一定的电压放大和缓冲作用,并能降低噪声干扰。综合考虑,该系统使用运算放大器SL560构成二阶低通滤波器。
系统功能仿真和验证分析
4.1、频率控制字生成模块的模拟分析
频率控制字的生成模块直接影响到波形数据的处理。这个模块是用来快速记录和实时显示输入频率数,并准确地计算出相应的频率控制字。这个系统的键盘是使用状态机设计地高速动态扫描装置(频率200Hz)。此外,关键也没有抖动的功能。在FPGA开发平台中,我们做这个模块的功能验证,并发现操作在总体正确的情况下,几乎没有迟滞效应。除此之外,该模块具有良好的影响如何防止抖动的关键作用,并能达到预期的目标。
4.2、相位累加器模块的模拟分析
相位累加器是用来实现阶段积累结果。在这个系统中,相位累加器的值在时钟周期的到来后，等于不同的K(K是频率控制字)相位累加器的值。模块的仿真波形如图4所示。
图4模块的仿真波形
4.3、实验波形观察和误差分析
验证后的得到信号发生器的功能是正确的。当输入频率是0 ~ 10 MHz,波形的形状是良好的，没有明显的失真。我们发现理论计算误差为0.095%,和实验波形数字化误差相对较小,不到0.1%。因为有一个高频滤波整形耦合电路,它将产生线之间的串扰和其他不利影响。因此,滤波器的设计必须满足频带宽,良好截止特性、抗干扰强等特点。
总结
本文基于直接数字频率合成(DDS)，重点介绍了波形信号发生器的工作原理和设计过程。设计和实现了在FPGA实验平台上满足条件的每个函数信号发生器。随着现代电子和通信技术的发展,信号发生器必须满足更大、更严格的要求。我们设计了一个简单的基于FPGA的数字信号发生器的方法。如果你能充分利用FPGA的强大数据处理能力、灵活的编程能力和迅运行速度快,合理地整合IP核心资源和SOPC技术,这样就简化了设计步骤,可以设计满足功能多样性,性能更优异的信号发生器。
基于FPGA高分辨率信号发生器的设计
摘要
鉴于数字地震检波器自检系统的应用需求，为各种高质量波形信号。 本文介绍了基于FPGA的直接数字合成波形信号发生器的设计方法。 主要讨论频率合成技术的方法原理，设计思路和实现方法。 并采用流水线结构设计方法改善了48位相位累加器的电路结构，提高了运行速度，进一步提高了频率合成的分辨率。 测试结果表明，信号发生器可以产生正弦波，方波，锯齿波，三角波。 频率分辨率可达0.18mu;Hz。 最高输出频率可达20MHz，频率切换时间为20ns。
关键词：FPFA; 数字地震检波器 直接数字合成（DDS）; 相位累加器
介绍
在地震勘探过程中，设备的工作参数和性能指标直接决定了是否以高质量和高效率获取原始地震数据。对后续数据分析和结果解释影响较大[1]。在施工之前，我们通常需要对检测器和数据采集器进行性能测试和仪器校准，以确保仪器处于最佳工作状态。自检系统在仪器内部集成标准信号源中，有利于数据采集通道进行数据采集和分析，并获得当前仪器工作状态。其中信号源的质量和性能是自检系统的关键，可以有效地工作[2]。
传统信号源通常用于分立元件或晶体管，放大器等通用器件实现，存在频率不高等问题，工作不稳定，难以调试等优点。随着电子技术的发展，出现了一种新的数字技术的频率合成方法，从概念相位合成波形开始[3]，它是直接数字频率合成（DDS）。本文介绍了一种设计DDS信号发生器的方法，利用可编程逻辑器件，多级管线和相位幅度查找表来实现。它可以产生各种标准信号波形，如正弦波，方波，锯齿波，三角波。适用于数字地震检波自检系统性能稳定，资源消耗低等特点。
基于查找表的数字频率合成器原理
基于查找表的数字频率合成器主要由频率控制字，相位累加器，相位/幅度查找表，数字/模拟转换器和低通滤波器组成[4]。 如图1所示，相位累加器累积系统中的频率控制字K
在时钟的上升沿FCLK到达，累积结果为地址相位/幅度查找表在一定相中输出信号波形幅度，然后将幅度发送到数/模转换器，然后通过低通滤波器可以得到所需的波形。在 2N / K次累加后，相位累加器会产生溢出完成信号波形输出的周期。
图1. 原理图
系统输出信号频率可以用公式（1）计算：
（1）
其中K是频率控制字，累加器位，fclk是系统的输入时钟，N为相位。通过奈奎斯特理论，系统输出的最大频率为1/2 fclk，但实际上应用程序只能实现0.4 fclk。当K = 1时，可以计算输出信号频率分辨率，其值由公式（2）计算：
（2）
从公式（2）可以看出，频率分辨率由系统时钟和相位累加器位决定。如果要提高频率分辨率，只能减少系统时钟或增加相位累加器位[5]。由于系统时钟通常是固定的，本文使用48位相位累加器来提高频率分辨率。当系统时钟为50 MHZ时，N为48.系统输出信号频率分
辨率可达0.18mu;Hz。频率切换时间为20 ns。
系统设计
系统框架设计
信号发生器主要由参考时钟（fclk），频率控制字生成模块，相位累加器，相位/幅度查找表，数模转换器（DAC）和低通滤波器（LPF）组成，如图2所示。系统输出信号波形的频率由外部控制器输入控制和变化进行。通过频率控制字生成模块，频率可以转换为相应的频率控制字K.系统的关键部分是相位累加器，由N位加法器和N位寄存器构成。我们将得到结果数据。当一个时钟脉冲fclk时，经过N位加法器处理之后。结果数据是频率控制的总和，字K和寄存器的N位输出，并发送到寄存器的输入引脚。来自寄存器输出的数据用于寻址相位/幅度查找表。为了减少相位/幅度查找表容量，查找表的地址由寄存器输出数据的高M-2位和输入波形的选择控制字组成，然后可以得到一系列离散采样幅度。这些振幅通过数/模转换器可以得到阶跃波，然后通过低通滤波器，我们可以得到所需的波形[6]。
图2. 系统框架设计
相位累加器的实现
影响系统输出信号频率最高的因素之一是相位累加器工作速度。 本文使用48位相位累加器。 如果我们使用48位加法器直接实现相位累加器，则加法器延迟将降低相位累加器的工作速度。 为了减少加法器延迟，我们采用流水线技术与48位相位累加器相结合的方法[7]。 它由48位加法器和48位寄存器组成，并连接在电路中的反馈电路。
图3. 设计48位相位累加器技术原理图
本文将48位相位累加器分为六行。 管道的每个输入只有8位，每个位由9位加法器组成，9位锁存器和8位锁存器[8]。 流程图中的加法器都称为QuartusⅡ软件提供的参数化宏功能。 为系统的设计带来了极大的便利。 图4是当K = 64时48位相位累积仿真的结果。
图4. 48位相位累积仿真结果
相位/幅度查找表的实现
相位/幅度查找表实际上是ROM查找表。 它由MegaWizard插件管理器自定义生成，地址宽度为M，M设置为11，数据宽度
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