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《用于内存计算的忆阻交叉开关中的可重编程逻辑》
摘要
忆阻有状态逻辑已经成为一种有前途的下一代内存计算范例，用于解决传统冯·诺依曼架构中不断升级的计算性能压力。在这里，我们提出了一种非易失性可重编程逻辑方法，该方法可以基于材料蕴涵（IMP）逻辑在忆阻交叉开关阵列中处理不同行和列之间的数据。可以使用包含交叉阵列中的四个忆阻器的可重新编程单元来执行任意布尔逻辑。在制造的Ti / HfO2 / W忆阻阵列中，通过实验实现了一些基本功能，例如通用NAND逻辑和数据传输。此外，在2 x 4阵列中使用8个忆阻器，理论上设计并通过仿真验证了1位全加器，以展示我们的方法完成复杂计算任务的可行性。此外，还进一步讨论了一些与逻辑相关的关键性能，如数据处理的灵活性，级联问题和误码率。这种方法可以在开发用于大规模内存计算架构的基于IMP的忆阻非易失性逻辑方面向前迈出一步。
关键词：可重编程逻辑、忆阻交叉开关、物质属性、内存计算、电阻存储器
一、简介
在信息时代，计算技术的快速发展带来了处理大量数据的更方便，更有效的方法。即便如此，传统冯·诺依曼架构中的中央处理单元（CPU）与存储器之间的频繁数据传输会导致额外的功耗并限制处理速度，这被称为冯诺依曼瓶颈[1]（图1（a）） 。最近，随着一些新型非易失性存储器的发展，已经提出了内存计算架构来打破令人不安的瓶颈，例如忆阻器（有时称为电阻式存储器），相变存储器[2,3]和磁隧道结存储器[4]。在这些新兴器件中，忆阻器是最有希望的候选者，因为它在高运算速度，低功耗，高耐久性，3D集成以及与互补金属氧化物半导体（CMOS）技术的兼容性方面具有出色的性能[5-7] ]。可逆的非易失性电阻切换行为源于氧空位的运动以及随后导电细丝的形成或破坏，促使氧化物忆阻器或电阻存储器件成为逻辑计算的推动者。基于忆阻器的内存计算架构的示意结构如图1（b）所示，其中所有数据处理功能包括写入，逻辑，算术，存储和读出操作可以在控制器的命令下在相同的忆阻阵列中完成。图1（c）给出了该架构中的直观操作模式，将不同的脉冲信号应用于忆阻阵列，然后立即实现相应的功能。由于忆阻器的非易失性，实现了计算和存储的融合，从而防止了冯诺依曼的瓶颈。
在传统的基于CMOS的现场可编程门阵列架构中，许多小型逻辑块通过可编程布线资源互连，这些资源在运行时无法控制[8]。破坏性地，在memcomputing架构中，各种计算任务直接在大规模均匀忆阻阵列中执行。也就是说，不同的逻辑功能可以在一个结构中重新编程，该结构由在不同电压条件下的几个忆阻器组成。在最近的工作中，16个布尔逻辑函数可以通过顺序方式用单个双极或互补器件以三步或更少的步骤重新编程[9-14]，这可以被视为“软”可重编程逻辑的概念。然而，这些方法仍存在一些局限性，阻碍了它们在大规模建筑中的实际应用。首先，尚未彻底研究具有优化计算复杂度的不同布尔函数的实现。其次，由于输入和输出变量的物理形式不同，大多数方法都会遇到级联问题。第三，大多数研究都集中在单个设备中的计算，而数组中的数据交换和传输以及可能的错误操作很少得到解决。在这里，我们利用材料蕴涵（IMP）作为基本逻辑操作，并在忆阻交叉阵列中提出动态可重编程逻辑方法。不同行和列中的忆阻器可以耦合以执行布尔运算逻辑协作。所有16个二进制布尔逻辑函数都可以使用一个带有四个忆阻器的简单网络来实现。逻辑原理通过在2 x 2 HfO2电阻存储器阵列内实现IMP，NAND和数据传输功能的实验以及在HSPICE仿真中实现XNOR和1位全加器来验证。此外，还讨论了某些与逻辑相关的关键性能，以证明该方法适用于大规模非易失性计算架构。
图1.（a）传统冯·诺依曼结构的经典结构。 冯·诺伊曼的瓶颈是由CPU和内存之间频繁的数据传输引起的。 （b）基于忆阻器的内存计算架构的典型结构，其结合了计算和存储。 （c）新架构中的操作模式。
二、成果
忆阻器实现IMP逻辑首先由Lehtonen等人于2009年[15]构思，然后由Borghetti等人在2010年实验演示[16]。具有非易失性，功能完整性（所有布尔逻辑可通过IMP和FALSE的组合实现，即复位操作），逻辑输入和输出的异质性（均为电阻状态），高度紧凑（仅两个存储器） IMP逻辑需要一个电阻器，并且二进制函数具有两个输入的对称性，基于IMP的忆阻逻辑被认为是构建大规模非易失性逻辑系统的有希望的途径[17,18]。以2times;2阵列为例，原始提出的基本IMP电路的配置如图2（a）所示。两个存储器p和q由公共共用字线（WL）和两个位线（BL）选择。当从正极性向负极施加大于SET电压的正电压时，器件将从高电阻状态（HRS）切换到低电阻状态（LRS）;通过施加幅度大于RESET电压的负电压来执行相反的电阻转换。在WL的末端，有一个固定值电阻器RG接地。其等效电路结构可以在右侧部分看到，其中两个忆阻器的初始电阻状态代表二进制计算的逻辑输入。为了执行pIMPq（符号p-q）逻辑运算，分别在BL1和BL2上同时施加Vcond和Vset。逻辑结果作为忆阻器q的最终电阻原位存储。这里，VcOND，VSET和RG的值取决于物理忆阻器的电参数[19]。图2（b）显示了IMP逻辑的真值表。所谓的#39;WL-IMP#39;方案，在同一个WL中使用两个忆阻器，被以前对忆阻IMP逻辑[18,20,21]和其他重要布尔函数如NAND [22]和NOR的研究普遍采用。 [23]。此外，在阵列中存在另一种可行的操作方法，称为“BL-IMP”操作方案。顾名思义，同一BL上的忆阻器在这种情况下合作。在一些研究中，#39;WL-IMP#39;和#39;BL-IMP#39;也分别称为负偏压IMP和正偏压IMP方案[24]。图2（c）显示了#39;BL-IMP#39;操作方案的电路和偏置条件。负载电阻RG与BL连接，-VcOND和-VSET应用于两个相应的器件。等效结构也如图2（c）所示。除了寄存器的极性正好相反，整个电路结构与#39;WL-IMP#39;操作方案相同，因此负VcOND和VSET用于计算IMP逻辑。如图2（d）所示，这两种方案可以组合在阵列中运行，从而促进更有效的数据处理。具体地，在忆阻阵列中，每个WL或BL的一个端子连接到接地电阻器，并且操作偏压施加在其他端子上。开关，金属氧化物半导体场效应晶体管或其他和20 kQ执行IMP逻辑运算，确保最大设定电压余量，以保证逻辑结果的正确性（参见补充信息（stacks.iop.org / JPhysD / 50 / 505l02 / mmedia））。
图2.（a）数组中的#39;WL-IMP#39;操作方案及其等效结构。 操作同一WL上的两个红色忆阻器，并且两个正极性通过WL上的电阻器RG连接在一起。 在此过程中，输入分别写入p和q，然后VCOND和VSET应用于计算。 （b）IMP逻辑的真值表。 （c）阵列中的#39;BL-IMP#39;操作方案及其等效结构。 选择相同BL上的两个绿色忆阻器，并且两者的负极性与BL上的RG连接在一起。 在此过程中，输入首先分别用p和q写入，然后应用-VCOND和-VSET。 （d）基于忆阻器的架构的代表性结构，其结合阵列中的两个操作方案。 （e）代表结构中的基本读写操作。
在实验过程中，逻辑输入首先被写入两个工作存储器，然后是后续读取过程以验证正确的输入值。然后将5mu;s的正Vcond和Vset或负的脉冲施加到两个忆阻器，然后再次读取过程以读出逻辑结果。这个2 x 2阵列中的#39;WL-IMP#39;和#39;BL-IMP#39;操作的实验结果如图4所示，提供了执行更复杂逻辑功能的基本算法。作为通用逻辑，NAND逻辑广泛用于CMOS集成电路中。它可以使用IMP逻辑实现。逻辑函数pNANDq可以写为pIMP（qIMP0），这意味着需要两个连续的IMP步骤，如图5（a）所示。两个输入（a和b）被写入两个忆阻器（M1和M4），第三个（M3）被预先复位为0。然后，使用WL-IMP方案执行bIMP0，然后在BL-IMP方案中执行aIMP（bIMP0）。 NAND逻辑结果存储在M3中。
图3.（a）2 x 2阵列的SEM视图和一个器件的示意结构。 （b）阵列中四个memnstor的DC I-V曲线。 直流电压从0到2 V扫描到0到2.5 V并回到0 V.在设置操作期间施加600“A顺应电流。 器件在约1.5V的正电压和约-1.5V的负电压下切换。（c）I-V曲线，阵列中有一个器件连续100个周期。 （d）HRS和LRS在85°C下保留104秒。 HRS和LRS分别约为300和3 kQ。 （e）器件在设定脉冲（1.5 V，2“s）和复位脉冲（-2 V，2”s）下的重复开关周期。 使用直流扫描读取电压为50 mV。
图4.（a）M1和M2上“WL-IMP”操作的实验结果。 海军线代表逻辑输入，红线代表逻辑输出。 （b）M1和M3上“BL-IMP”操作的实验结果。 海军线代表逻辑输入，绿线代表逻辑输出。
图5（b）显示了四种可能的输入组合的测量结果。或者，在NAND操作期间，第四设备M2（灰色设备）可以代替M3。在这种情况下，在两次IMP操作之后计算结果并将其存储在M2中。用于数据处理的另一个必不可少的逻辑功能是数据传输，也称为“复制”，它也是l6布尔逻辑之一，其定义为p =（pIMP0）IMP0。使用这两种IMP方案，数据可以传输到阵列中的任何物理位置，然后存储或参与计算。在这里，我们演示了如何在2 x 2阵列中借助于辅助忆阻器（M2）将存储在原始忆阻器（M1）中的数据传输到目标忆阻器（M4），如图5（c）所示。首先，M2和M4都重置为0。然后，可以通过两个连续的IMP操作来实现数据传输。图5（d）显示了两种可能的数据传输情况的实验结果。类似地，如果在过程中可用，则阵列中的M3（灰色的）也可以用作辅助中间体。
图5.（a）2 x 2阵列中的三个忆阻器M1，M3和M4用于使用两个连续的IMP操作来编程NAND逻辑。 每个操作的结果标记在图中。 （b）NAND逻辑运算的实验结果。 （c）数据传输的操作程序。 在辅助忆阻器M2的帮助下，数据从原始忆阻器M1传输到目标忆阻器M4。（d）数据传输的两个逻辑输入条件的实验结果。
在通过IMP和FALSE操作的所有布尔逻辑的递归表达式中，最复杂的是pXNORq逻辑，其等于（（pIMPq）IMP（（qIMPp）IMP0））IMP0。基于上面提出的逻辑方法，该功能可以在具有若干蕴涵步骤的2times;2可重编程单元中实现。具有八个步骤的详细顺序计算过程在柔性图S1中示出。应当注意，第六步产生XOR逻辑的结果，XOR逻辑也经常用于数字电路中，尤其是在加法器电路中，如后面所讨论的。使用具有电阈值切换忆阻器模型[26]的HSPICE仿真软件的XNOR逻辑的仿真结果显示在补充图S1（c）中。在补充表S2中可以看到在2times;2单元中的l5布尔逻辑（除了FALSE）的详细实现方法。作为算术逻辑单元中的基本块，选择一位全加器来显示可重编程逻辑如何在阵列中工作。全加器添加三个一位二进制数（加数a，加数b，进位ci），并输出两个一位二进制数（执行co，摘要s）。它们之间的逻辑关系可以表示为：
Co = abbull;（a㊉b）bull;c（1）
s =a㊉b㊉Ci。 （2）
图6.（a）每个忆阻器在2 x 4阵列中实现一位全加器的初始状态和最终状态。 （b）由HSPICE获得的一位全加器的模拟结果。
表1.忆阻器逻辑和CMOS逻辑之间的性能比较
图6（a）给出了2times;4忆阻阵列中每个忆阻器的状态图。详细程序见补充图S2。在此过程中，需要NAND，XOR，FALSE和数据传输操作。模拟结果如图6（b）所示; 在这个计算中，总共需要27个步骤和8个忆阻器。 忆阻器IMP逻辑和传统的基于CMOS晶体管的逻辑之间的性能比较如表1所示。忆阻器逻辑已经在面积和功耗方面表现出优势。 具体地，非易失性逻辑存储器内功能导致零静态功率特征。 此外，传统计算架构中的数据移动和存储器访问延迟可以大大减少，从而导致低功耗和高计算效率。
三、讨论
任意布尔逻辑可以在2 x 2单元中使用不同的基于IMP的顺序操作进行编程，这已经通过实现代表性的NAND，XNOR和数据传输来证明。注意，在一位全加器的实现中，单元{M1，M2，M5，M6}不仅用于通过一系列操作来编程NAND逻辑而且编程XOR逻辑，指示可重编程逻辑的动态特性。此外，采用三个不同的单元{M1，M2，M3，M4}，{M1，M2，M5，M6}，{M3，M4，M5，M6}来执行NAND，这意味着四个可用的四个存储器位于四个数组中“矩形”的角可用于重新编程任意布尔逻辑。在2times;2#39;矩形#39;中，在补充图S3中可以看到几种不同的NAND，数据传输和XNOR逻辑的实现方式。这种灵活性提供了一种增强使用效率的有效方法计算资源和数据处理将在大规模忆阻阵列中方便。此外，在两个独立的可重编程单元中执行NAND和XOR意味着可以用我们的方法实现分布式逻辑，这可以促进并行计算的发展（如补充图S4（a）所示）。
基于IMP的逻辑的其他优点也可以被理解。对于混合忆阻器-CMOS逻辑，应考虑缓冲器以解决信号衰减问题[30]。对于某些顺序忆阻逻辑，由于输入和输出物理变量的异质性，需要电阻 - 电压转换器来实现逻辑级联[31,32]。然而，在IMP逻辑中，输入和输出都是忆阻器的内部电阻状态，因此省略了缓冲器和转换器，这简化了整个架构的结构。补充图S4（b）是使用一位全加器来构造两位全加器而没有附加电路的示例，这避免了级联问题。
在计算系统中，误码率（BER）是一个重要的指标，受设备稳定性和逻辑算法的影响。由于IMP逻辑由忆阻器和接地电阻之间的电压比决定，因此BER更依赖于器件稳定性。在我们的方法中，IMP和FALSE操作是基本集合，并且由于FALSE操作，即重置过程比IMP更容易控制，我们主要考虑IMP操作期间可能的误码。在情况1（p = 0，q = 0）中，电阻切换应该在操作期间发生，而在情况3（p = 1，q = 0），忆阻器q上的电压接近Vclose [19]。两种情况都可能产生错误结果，因此我们在这两种情况下重复40个循环，在另外两个逻辑输入组合中重复25个循环。图7显示
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