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2012年固态器件和材料科学国际会议
基于FPGA的高精度数字频率信号源FPGA
石延比纳，郭建布，崔宁
摘要
介绍了DDS技术的实现方法，并对其优越的技术特点进行了分析。 根据其特点，设计了基于FPGA的高精度数字频率信号源。仿真结果表明，与传统信号源相比，采用FPGA DDS方法实现的这类信号源具有高精度、切换速度快等优点，可以满足测试设备的发展趋势
关键词:DDS，信号源，FPGA
1.介绍
信号源用于为被测设备产生各种基本信号，以测试和分析其性能，是最重要和必不可少的设备，广泛应用于电子测试、测量和航空航天设备[1,2]的科学研究等多个领域。 目前，信号源的价格与波形的种类或精度呈相互矛盾的关系。 本文介绍了一种基于FPGA的直接数字频率合成信号源，具有精度高，波形多，体积小，成本低等优点，同时适用于测试设备的数字化发展趋势。
2.直接数字频率合成
直接数字合成(DDS)是随着数字集成电路和微电子技术[3]的发展而出现的新技术。它采用数字样品存储技术，从相位角度出发，进行频率合成，具有转换时间短的优点，可在www.sciencedirect.com网站上以CCBY-NC-ND许可公开访问石彦斌等/物理程序25(2012)1342 - 1347 1343。DDS专用芯片采用内置高性能DAC，将参考频率转换为由极细频率控制的采样正弦波。它具有相当大的性能优势，具体体现在相对宽频带、频率转换时间短、频率分辨率高、连续输出相位等方面，可产生宽带正交信号和其他多种调制信号。采用数字控制技术，不需要手动调节，可以非常方便地提供所需的频率信号。它是一种新一代频率合成器，从测量仪器到无线和卫星通信领域，得到了广泛的应用。
目前，许多大型芯片制造商纷纷引进采用先进CMOS工艺生产的高性能、多功能DDS芯片，为电路设计人员提供了多种选择。但在某些情况下，专用DDS芯片在控制方式、工作频率、速度等方面远远落后于系统的要求，因此用高性能FPGA器件设计出满足自身需求的DDS电路是一个非常可取的解决方案。
2.1 直接数字合成技术原理
DDS的原理框图如图1所示，它有五个部分，包括相位、累加器、波形存储器、DAC，低通滤波器和时钟参考时钟[4-6]。 在时钟信号的控制下，相位累加器的控制字线性地累加频率，相位得到波形存储器的位置，使在其输出的相应范围内，获得相应的梯形波，所需频率的波形连续变化，通过低通滤波器最终通过DA转换器。
在图1中，时钟信号是由一个高而稳定的晶体振荡器产生，用于保证DDS中各部分工作，频率控制字K发送给加法器数据输入端，终点N位置的相位累加器，相位在时钟频率的控制下，控制数据并不断地将线性相位累加到频率，当相位累加器累加数据达到保持值时会产生溢出，累加器的溢出频率为输出的DDS[7]的频率信号。 DDS输出信号，与时钟信号fc，频率控制字K和数字之间的关系，还有相位累加器的位数如公式（1）所示：
2.2 DDS的主要特征
i.极高的频率分辨率
从公式(1),可以发现,如果确定参考时钟,DDS的频率分辨能力主要取决于相位累加器的字长N,只要N足够大，为1344 Shi Yanbin et al. / Physics Procedia 25 ( 2012 ) 1342 – 1347,就可以获得足够的高分辨率的频率。当K=1时，DDS产生的最低频率被称为频率分辨率，
(2)
比如，当DDS的参考时钟为，就是。
ii. 极短的频率转换时间
由图1可知，DDS为一个开环系统;这种结构决定了DDS的频率转换时间是频率控制字的传输时间和ROM的响应时间之和在FPGA和专用DDS器件中,由于采用高速流水线结构，变频时间可以是毫微秒量级。
iii. 频率捷变时的相位连续性
在跳频通信系统中，传统的频率合成技术在实现频率捷变方面存在一些困难。 但在DDS中，输出的信号和被改变的并不是两个信号，而是同一信号增加的相位速率的变化，所以输出信号的相位是连续的。
iv. 任意波形的输出能力
相位累加器的输出寻址位置的波形由存储在DDS中的波形存储器中的数据确定。 如果存储在存储器中的高频权重的频率小于采样频率的一半，这意味着只要存储的数据符合采样定理，那么这种波形可以由DDS产生，并且因为DDS 是模块结构，因此，只需要改变在存储器中的数据，就可以利用DDS产生正弦波，方波，三角波，锯齿波等任意波形。
3.信号源
根据上述DDS技术的主要特点，本设计选用ACEX EP1K100作为原设计FPGA，其最大设备门为257000，典型门为100000门，它有4 992个逻辑单元，嵌入12个系统块，总RAM位置为49 152，最大使用的I / O引脚数为333，用于实现多个高精度规则的数字信号源。
基于查找表(LUT)的ACEX可编程逻辑器件(PLD)系列为成本敏感、容量驱动的应用程序提供了价值和性能。这些设备非常适合通信和消费市场的应用，如有线调制解调器、xDSL调制解调器、低成本交换机和路由器。ACEX设备具有专用集成电路(asic)和特定的专用产品(ASSPs)的低成本优势，还具有上市时间快和可编程灵活性的额外优势。ACEX设备提供了电路内可重构性(ICR)，通过允许设计师快速实现完整的设计修订，消除了代价昂贵的延迟。这些设备由Alteras强大的开发软件和预先优化的知识产权宏功能实现，进一步缩短了产品的上市时间。产品可以被设计、修改、发布和更新，而不会出现微小的复杂或延迟。
高性能、体积驱动的电信产品不可或缺，需要在性能和价格之间实现微妙的平衡。 ACEX设备满足这些要求。 尽管价格低廉，ACEX设备的系统性能可以达到100 MHz以上的速度，并且只需要很少的干预。先进的软件拟合技术、布局和布线设计，在ACEX互连架构中实现了加速的设计性能。
3.1波形存储器设计
正弦波信号是测试仪最常用的基本信号。本文以正弦信号为例说明波形存储器的设计[8]。如图2所示，它是波形存储器的顶部合成图。首先要建立数据源文件，使用C或MATLAB语言通过一个连续的正弦循环信号采样2048个点（即波形存储器的寻址范围为0~211），加载此* .HEX文件，由开发软件QUARTUS加载到FPGA的“toolĺMegaWizardPlug In Manager”。根据精度要求设置存储器的存储深度和字长，可以得到必要的数据存储器，如图2所示。数据存储器寻址范围为2048，字长为8。将这些2048写入ROM时，是8位的正弦数据。文献[2]中提到使用不同的频率控制字K来控制相位累加器的相位累加，这种方法会使输出信号的精度在不同频率控制字的情况下发生变化，所以在本设计中使用频率控制字K控制分频器的分频系数，通过这种方式，读取图2所示的正弦波数据存储器的“inclock”端口输出的数据，可以保持输出信号的相位精度和连续性。
3.2任意波形信号源
根据上述分析，从理论上可以看出，如果不同的数据文件存储在ROM中，DDS可以形成任意波形的信号源。 正弦波形是用于测试和检查的最重要的参考信号之一，为了节省芯片的资源，可以利用正弦波形的周期性，因此可以节省ROM资源。 另外，调制信号设备也常用于信号形式的测量，利用正弦波来设计奇异调制信号就是基于这个原因。
仿真结果
基于正弦信号，可以实现正弦信号的高精度移动信号，如PSK，FSK，ASK等信号。这里详细介绍了PSK信号的产生过程; 根据这种方法还可以得到其他信号。 首先，在QUARTUS中设置一个ROM存储2048 8位数据，并将周期性正弦采样波依次存储到该ROM中，当CLK上升和改变时读取数据，然后将ROM的地址加1，以便逐一读取来自ROM的数据，差别是sin1的第一个地址是“00000000000”，所以从0ordm;相读取数据，但SIN2的第一个地址是“10000000000”，所以从180ordm;相读数据，这保证了 两个正弦SIN1和SIN2之间的相位差随时为180ordm;。 当INPUT为“1”时，输出SIN1; 当INPUT为“0”时，输出SIN2，PSK的波形调制如图3所示。以下程序是一些主要的VHDL语言描述。
signal address1: STD_LOGIC_VECTOR(10 DOWNTO 0): =' 00000000000';
signal address2: STD_LOGIC_VECTOR(10 DOWNTO 0) : =' 10000000000';
PROCESS(clk, input)
BEGIN
if (clk1#39;event and clk1 =#39;1#39;) then
address1lt; =address1 1;
address2lt; =address2 1;
end if;
if(input =#39;1#39;) then
sinoutlt; =sin1;
else
sinoutlt; =sin2;
end if;
end process;
图4-6分别是FSK，AM，三角波和锯齿波模拟图。 设计方法类似于PSK信号; 本文不提供详细的实现过程。
结论
仿真结果表明，基于FPGA的自定义信号源设计简单灵活。 它具有易于实现，功能多，精度高，连续性稳定等优点。 它是实现信号源的新选择。
数字示波器的FPGA实现
摘要
本研究的目的是利用FPGA架构来实现数字示波器，以符合教育机构实验室在经济上的需求。结果表明，非专业示波器可以以低成本的方式、用以教育目的而在FPGA上实现。它还可以在高速运转的FPGA上测量高频信号。在这个应用里，有晶科技 DE0用作硬件，Quartus II用作软件。正弦信号是由信号发生器产生的，它是一种常用的测量信号。采样信号的图形视图FPGA显示在640x480像素的VGA显示器上。FPGA中采样信号的图形视图显示在一个640x480像素的VGA显示器上。
1.介绍与目的
用FPGA(现场可编程门阵列)结构实现数字示波器的目的是以一种经济的方式获得数字示波器。造成这一现象的主要原因是数字电子学[1]的非凡发展。每次数字芯片的制造商都设法实现更小的芯片，使用大量的晶体管，每次都能以更快的速度和更低的成本工作。数字示波器的基本功能我们可以在图1中看到。它有一个ADC(模数转换器)的调节信号。ADC负责对信号进行采样并对该值进行量化。
示波器的这一部分尤为关键，因为它将根据采样率和转换器的精度等级(量化等级)来定义示波器[5]的主要特性。一旦采样，这些值就存储在数字存储器中，以便以后进行处理和可视化。数字示波器凭借数字逻辑的优势，可以对存储在存储器中的信息进行复杂的计算。这是数字示波器的一大优势，与类似的主要产品相反。我们的芯片更加简单且迅速，用于不同制造商设备的设计，并具有他们并不完全希望的特点[6]。
2.Altera DE0 开发板
Altera DE0板是一个著名的Terasic技术工具包，如图2所示。它描述了电路板的布局，并指出了连接器和关键组件的位置。DE0电路板有许多功能，允许用户实现广泛的设计电路，从简单的电路到各种多媒体项目。为了给用户提供最大的灵活性，所有连接都是通过Cyclone IIII FPGA设备进行的。因此，用户可以配置FPGA来实现任何系统设计。[3]
DEO控制面板的概念如图3所示。执行控制的“控制代码”功能在FPGA板上实现。它与处于活动状态的控制面板窗口进行通信主机，通过USB导线链接。图形界面用于向控制代码发出命令。它处理所有的请求，并在计算机和DEO板之间进行数据传输[3]。DEO控制面板可用于点亮led、改变7段数码管上显示的数值、按钮/开关状态、读取/写入SDRAM和闪存、从PS/2键盘读取数据、输出颜色、通过VGA将图案连接到LCD显示器，并读取sd卡规格信息。从闪存中读取/写入一个单词或整个文件允许用户开发多媒体应用程序的特点(Flash图片查看器)无需担心如何建立一个存储编程器[3]
3.FPGA和VHDL
现场可编程门序列（FPGA）包含数十万个查找表（LUT），数百个嵌入式存储器，以及通过可编程互连连接的数百个乘法器。 显然，以这些单独元素的间隔尺寸对FPGA进行编程是很棘手的。 然而，使用现代综合和布局工具，可以简单地通过编写逻辑表达式来描述设计，一个比门更高的等级，并让工具完成其余工作[2]
寄存器传输级别(RTL)设计是描述这些逻辑表达式的一种流行学科。它允许
设计这通过描述每一对寄存器级之间的逻辑来表达设计。这使她能够
仔细控制寄存器到寄存器之间的逻辑深度，同时使她不必选择实际的门及其到
FPGA的映射。超高速集成电路硬件描述语言(VHDL)是一种比较流行的，支持RTL硬件描述[4]的编程语言
VHDL和它的近亲Verilog一起受到业内设计师的广泛欢迎。的确, 几乎所有现代CAD工具都可以执行仿真，综合和布局。Verilog不同于VHDL主要在其使用的语法中(VHDL源自Ada;Verilog来自C)，但两种语言都是使用IEEE标准并定期审查，以反映不断变化的行业现实和期望。
4.FPGA数字示波器
示波器是一
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