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基于同步逻辑和异步逻辑的双核8051单片机系统
摘要
我们描述了一个双核8051微控制器系统，具有同步和异步（无时钟）操作模式。 同步操作模式通过同步8051微控制器内核实现，而异步操作模式则通过异步8051微控制器内核实现。8051微控制器系统具有共享的嵌入式程序和数据存储器，可在程序执行期间在两个微控制器内核之间进行切换。将在不同的操作工作负载下比较两个微控制器内核的测量能量，速度和电磁干扰。
- 介绍
当前的片上系统（SoC）面临三个挑战 - 能效，适应性和外形。能源效率决定着SoC的电池寿命，能源效率对于缺乏能源的远程监控和监控应用尤为重要。适应性是指SoC在不同条件下稳健运行的能力。对SoC操作构成挑战的成熟因素包括工艺，电压和温度（PVT），噪声，软错误等。特别是，纳米级晶体管的PVT变化越来越大，因此受到最多关注研究人员。形状因子是指设备的便携性和美学性质，其反过来限制了SoC的面积和设备中部署的电池的尺寸。上述三个挑战是相互关联的，例如，电池的最小尺寸受到SoC的能量效率的限制，并且电池的最大尺寸受到器件形状因数的限制。
异步逻辑通过潜在地解决能效和适应性挑战，为SoC提供了另一种设计方法（同步逻辑）。由于以下原因，异步逻辑可能比同步逻辑更节能。首先，异步逻辑具有平均情况性能（更高的平均速度），可转换为更低的泄漏能量。其次，异步逻辑具有先天时钟门控（对同步逻辑的刻意努力），并且时钟门控的粒度固有地处于门级（细粒度）。异步逻辑的固有细粒度时钟门控转换为更低的动态能量。异步逻辑也可能比同步逻辑更具适应性，因为异步逻辑是自定时的;异步逻辑固有地调整其自身的操作速度以适应变化的条件（例如PVT）。尽管异步逻辑在能量效率和适应性方面是有利的，但是已经确定异步逻辑电路通常产生更大的集成电路面积，这限制了器件的形状因子。考虑到异步逻辑的一般优点和缺点，通过实际设计比较异步逻辑和同步逻辑有很强的动机。
在本文中，我们提出了一个双核8051微控制器系统（DC8051）。 DC8051有两种工作模式：同步和异步。同步操作模式基于Synopsys DW8051 IP内核（S8051）。异步操作模式基于我们提出的异步8051内核（A8051）。DC8051具有用于程序存储器的1kbyte只读存储器（ROM），以及用于数据存储器的128byte和1kbyte随机存取存储器（RAM）和外部随机存取存储器（XRAM）。上述存储器在S8051和A8051之间共享。我们在两种工作条件下比较S8051和A8051。对于高速应用，我们在完整工作负载下比较S8051和A8051。工作负载由最小所需计算速度（满足给定计算任务的速度）除以微控制器的最大速度来定义。对于中低速应用，我们进一步比较S8051和A8051在中低工作负荷下的能效。该设计采用130nm工艺技术制造，基于标准单元库和IP存储器。测量结果显示，在100％工作负载下，S8051和A8051具有可比性 - 平均而言，与S8051相比，A8051的速度提高了10％，能耗降低了10％，电磁干扰降低了12dB。在工作负载为10％时，与S8051相比，所提出的A8051能耗降低了1.8倍。A8051的面积成本约为2times;S8051。
- 双核8051微控制器系统的体系结构
图1描述了DC8051的架构，包括S8051，建议的A8051和共享嵌入式1kbyte ROM，128byte RAM和1kbyte XRAM。 S8051和A8051还共享三组输入和输出：控制I/O（主控制信号），程序I/O（可编程和调试信号）和通用I/O（GP_I / O）。它们还共享两个控制器块：Prog端口控制（可编程端口控制器）和GP端口控制（通用端口控制器）。前者允许在上电期间通过片外助记符编程器（通过程序I/O）初始化片上ROM。后者用作SPX和APX（分别为S8051和A8051的I/O）和GP_I/O（PX，包括PX_I_ON，PX_R，PX_A和PX_D（其中X为0-3））之间的接口控制器。表I列出了S8051，A8051及其共享存储器的操作模式。主复位（RSTN），程序使能（PROGN），微控制器内核选择器（A8051_S8051N）和外部中断（INTN）输入同时适用于S8051和A8051。低电平有效输入PROGN禁用S8051和A8051，并允许通过程序I/O通过Prog端口控制模块对ROM进行编程。高电平有效（低电平有效）输入A8051_S8051N激活A8051（S8051）。低电平有效输入INTN触发S8051和A8051的中断系统。
- 同步微控制器核心 - S8051
包括S8051在内的同步微控制器的设计已经成熟并在文献中得到了广泛的报道。这里的S8051设计基于独立于技术的Synopsys微控制器核心宏单元，并针对低中速（50MHz）进行了合成。这种合成设计是一种实用设计，它将体现一些延迟裕度，以适应标称工作条件下的PVT变化。图2描绘了S8051的框图;该框图是图1的延续。S8051是一个2级流水线系统。指令获取（IF）和解码和执行（D＆X）块形成两个流水线级。第一个流水线级（IF块）管理指令的提取，解码和分组。这个阶段包括IF，指令指针运算单元（IPAU）和指令指针（IP）块。第二个流水线阶段（D＆X块）管理操作数的获取，操作的执行和写回结果。该阶段包括D＆X，算术和逻辑单元（ALU）以及寄存器文件（ReF）块。此处的S8051的I/O线（SCLK，SRSTN和SINTN）和I/O总线（SPX，SROM，SRAM和SXRAM）形成了图1中的框图的接口（由S8051，A8051和共享块）。
B.提出的异步微控制器核心 - A8051
图3描绘了A8051的框图;该框图是图1的延续.A8051部分使用Balsa 指定，部分（流控制器（FCont）块和存储控制器（MemCont）块）手工制作; Balsa是一种异步逻辑行为综合EDA工具，因为它基于语法转换方法。 FCont模块通过同步ARSTN（异步复位）和AINTN（异步中断）使控制I/O与A8051同步，而MemCont模块通过AROM（异步ROM），ARAM（异步RAM）使嵌入式存储器与A8051同步和AXRAM（异步XRAM）。拟议的A8051也被设计为2级管道系统。 IF块形成第一个流水线级并管理指令的提取和分组，包括异常处理（例如初始化，中断和分支）。该阶段包括IF，FCont，IP，指令指针运算单元（IPAU）和MemCont块。 D＆X块形成第二个流水线阶段，管理操作数的获取，操作的执行和写回结果。此阶段包括D＆X，寄存器文件（ReF），ALU和MemCont块。 ReF块直接驱动APX I/O总线而没有同步块（FCont和MemCont）以保留本地握手协议的模态。将在下一节中描述这种I /O总线模式在低工作负载和中等工作负载下具有更高的能效。此处A8051的I/O线（ARSTN和AINTN）和I/O总线（APX，AROM，ARAM和AXRAM）构成了图1中框图的接口（由S8051，A8051和共享块组成）。
- 实施和测量结果
DC8051微控制器系统采用130nm CMOS实现，芯片显微照片如图4所示。它们占据4.1mm2，A8051（1.1mm2）占据S8051（0.6mm2）面积的2倍左右，很大程度上是由于双轨编码的异步逻辑（并基于标准库单元）;使用自定义单元格可以减轻这个区域开销。六个基准程序用于评估S8051和A8051的EPI和MIPS：算术，逻辑，数据传输，布尔变量，分支和Dhrystone v2.1。前五个基准程序评估一种特定指令类型的性能，而最后一个评估整体性能。原型IC的测量结果列于表II中，为便于比较，将结果标准化为A8051并显示在括号中。基于Dhrystone v2.1，A8051的MIPS比S8051高出约1.1倍（相当于59MHz（最后一行为7.4 / 6.3times;50MHz）），但其EPI低约1.1倍; MIPStimes;EPI的复合度约为1.2times;。可以观察到，与其他基准程序相比，执行算术和分支基准程序时A8051的EPI通常更高。这是由于广泛使用双railencoded数据路径主导的IPAU（分支）和ALU。
图5（a）和5（b）分别描绘了S8051和A8051的功率谱（0Hz-1GHz）。功率谱是从在100％工作负载下从VDD汲取的电流的快速傅里叶变换（FFT）获得的。S8051的50MHz时钟在其谐波频率处产生峰值，最高峰值在400MHz。相比而言并非出乎意料的是，A8051具有更均匀分布的功率谱（与S8051的情况不同，谐波频率不存在），330MHz的最高峰值比S8051低约12dB（~16倍）。在许多应用中通常需要低且均匀分布的功率谱，例如，敏感的RF接收器。
现在考虑当工作负载从10％变化到100％时的性能。 图6描绘了S8051和A8051的每次计算的测量能量（EPC）。 EPC用于此比较（而不是EPI），以评估低工作负荷和中等工作负荷下的每次操作的能效。 据观察，随着工作负荷的减少，S8051和A8051（GP_I / O同步）的EPC增加，这主要是由于泄漏能量增加。出乎意料的是，随着工作负载的减少，A8051（GP_I/O异步）具有比S8051和A8051（GP_I/O同步）更低的EPC。这是因为A8051（GP_I /O异步）使IF块停止，从而在工作负载减少时减少动态能量。工作负载为10％时，A8051的EPC在异步模式下的GP_I/O比S8051低约1.8倍。
- 结论
已经描述了具有同步和异步核心的双核8051微控制器系统。已经表明，在100％的工作负载下，两个微控制器内核都具有可比性，异步微控制器内核在能量，速度和电磁干扰方面略有优势。异步核心的成本是~2times;区域。与同步内核相比，异步微控制器内核在10％的工作负载下耗散了大约1.8倍的能量。 双核8051微控制器系统已经表明，当在高工作负载下运行时，同步逻辑方法是有利的，而当在中等和低工作负载下运行时，异步逻辑方法是有利的。
一个四流水线架构的8位MCU设计
摘要
通过改进PIC16C57的系统架构，发现微控制器（MCU 1的执行效率可以明显提高.PIC16C57中的双流水线架构被四流水线架构取代。实验结果验证了所设计的MCU兼容 与PIC16C57功能相同，其执行效率是PIC16C57的4倍，系统时钟频率高于6OMHz。
关键字：MCU，CISC，IF（获取指令），ID（解码指令），RO（读操作数），WB（写入）
- 介绍
自20世纪50年代至60年代诞生的计算机以来，它已经从无线电管，晶体管，集成电路和超大规模集成发展而来，即第一代，第二代，第三代和第四代。 CISC（复杂指令计算机）是传统的架构。 它的缺点是越来越不可容忍，并逐渐成为限制计算机发展的障碍。 然后介绍了RISC（精简指令集计算机）。
微控制器作为微型计算机的一个分支，也吸收了RISC的本质，形成了自己的特殊架构。 PIC16C57是类RISC（简化指令集计算机）微控制器。
- PIC16C57的特点
PIC16C57是第一个在8位微控制器中采用RISC结构的微控制器。它是一种高速，低电压，低功耗，卓越的输入/输出直接驱动，OTP（一次性可编程）工艺，低成本，Me-volume微控制器。以下列出的是它的特殊功能。
1）类似RISC的指令系统;
2）哈佛巴士建筑;
3）双管道架构;
4）2K * 12 ROM和80 * 8数据存储器和只读需要一个周期。
- PIC16C57的时钟周期
时钟输入[OSCl / CLKIN引脚]在内部被四分频，产生四个非重叠的正交时钟，即QI，42，Q3和Q4。 在内部，程序计数器每QI递增一次，指令从程序存储器中取出，并在Q4中锁存到指令寄存器中。 所以Q3和Q4是两个非活动周期。 它在以下QI到Q4期间被解码和执行。 时钟和指令执行流程如图1和图2所示。指令周期由四个Q周期（QI，42,43和Q4）组成。 指令获取和执行是流水线化的，使得fetch占用一个指令周期，而解码和执行需要另一个指令周期。 但是，由于流水线操作，每条指令在一个周期内有效执行。
- 兼容MCU的架构
从图1和图2可以看出，PIC16C57的双流水线架构没有充分利用流水线的高效特性。 在执行指令的8个Q周期中，双流水线架构仅使用6个Q周期，不使用以下指令周期的43和44。 换句话说，PIC16CS7的双流水线架构的可用时钟仅达到75％。
如果我们在4个Q周期内压缩PIC16C57的这6个Q周期，这些周期在指令周期内执行。 此外，这4个Q周期是流水线的，每个指令周期只需要一个时钟周期。 因此兼容MCU的可用时钟达到100％。
兼容MCU的时钟周期如图3所示。从图3可以看出，兼容MCU的执行效率明显提高。 例如，如果仅执行指令，则兼容MCU需要4个Q周期，PIC16C57需要8个Q周期。 如果两条指令，兼容MCU需要5个Q周期，PIC16C57需要12个Q周期。 如果执行三条指令，兼容MCU需要6个Q周期，PIC16C57需要16个Q周期。 如果执行n条指令，兼容MCU需要（n 3）个Q周期，PIC16C57需要4 *（n I）Q个周期。 兼容MCU执行的越多，兼容MCU的高效特性就越明显。
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