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基于数字时钟的简单CPLD板设计与实施
国际期刊《计算机应用(0975 - 8887)
卷3 - 11路,2010年7月
摘要：
本文描述了CPLD主板在大学教育和实验室研究领域的很多数字应用的设计和实施。设计板的目的是实现数字逻辑，这可以用于任何的数字应用，并且在数字应用的设计上可以利用CPLD板的特点作为优势，比如可重构的体系结构、高速运行、引脚锁定、系统内部编程等特点。CPLD电路板尺寸相对较小;因此它可以容易地安装。板载电源供给和可变频率振荡器改进了整体电路板的功能。该设计包括一些费用划算的嵌入式控制和通信接口来构建数字应用以便于在市场上更有效地工作。
关键字：可重建建构；CPLD;数字设计；数字时钟；PLD
1 引言
设计数字硬件的过程在近几年已经发生了急剧变化。与前几代技术中板级原型设计包括很多具有基本门的SSI芯片，现在基本上制造的每一个原型数字芯片设计都含有主要的编程逻辑器件。这不仅适用于数字逻辑电路，同时也应用于机器人，如传感，驱动，操纵。可编程逻辑提供给数字电路设计改变设计功能的可能性，甚至是在已建成的基础上改变。可编程逻辑器件（PLD）可进行编程，擦除和再编程多次，允许简单的原型和设计的修改。可编程逻辑器件可以从个人计算机（PC）或运行特殊软件的工作站上进行编程。该软件通常与一系列允许设计各式各样PLDS的项目相关联。
为了成功实现数字化设计，有合适的CPLD板进行教学和学习CPLD编程以及为实时应用程序的开发是至关重要的。CPLD板应该是价格能负担的，用户友好性的和灵活的。下面的部分描述了CPLD板设计，电路板的应用，电路板的优势，最后总结评价。这里使用的CPLD板是用数字时钟来实现。完整的模块有很多在板上的次级模块组成。比如电源供给，变频晶体振荡器和I/ O接口在芯片外部设计，计数器，多路复用器，解码器，和比较器被设计在CPLD芯片内部。时间以二进制编码十进制七段的方式展现。
2 板规格
CPLD架构适用于设计中容量数字系统。我们的重点是Xilinx公司的XC9572 CPLD芯片，可以
以1600个逻辑门获得72宏小区，这足以执行各种实验室实验。CPLD的板框图和集成CPLD板分别如图1和图2所示。
图1 CPLD框图
图2 CPLD实物设计
CPLD板由以下四部分组成：
(1)CPLD
(2)可变频率晶体振荡器
(3)电源供给
(4)输入/输出连接器
下面的小标题里会分别介绍这些独立的单元。
2.1 复杂的可编程逻辑器件
Xilinx公司生产的XC9572 CPLD为良好的表现，逻辑集成的大体目标的完成提供了先进的内部编程系统和测试能力纽带。所有器件都在系统内拥有可编程为10,000次编程/擦除周期。广泛的IEEE1149.1（JTAG）边界扫描支持功能也包含在所有的成员中。该XC9572建筑特色解决系统的可编程性要求。.提升的 PIN锁定功能可避免代价高昂的返工板。I / O口可以被配置为3.3V或5V运行。，有输出提供24毫安。
该XC9572 CPLD有四种不同的引脚封装：44引脚PLCC，84引脚PLCC，100引脚PQFP和100引脚TQFP。微单元是实现组合或时序逻辑的功能模块。XC9572器件包含由快速连接开关矩阵连接组成的多个功能块（FB）和I / O模块（工种）的一个子系统。该IOB为器件的输入和输出提供了缓冲。每个提供有36输入和输出18的编程能力。快速连接开关矩阵连接所有FB输出和输入信号到FB输入口。对于每个FB，12至18的输出（取决于封装引脚数）和相关的输出使能信号直接输出到IO[3]。XC9572结构示于图3。
图3 XC9572结构图
2.2可变频率晶体振荡器
CPLD XC9572PLCC封装84具有三个时钟输入（CLK1，CLK2，和CLK3）。我们可以从在建的可变频率振荡器提供两种不同的时钟输入，即CLK1和CLK2。这种可变频率振荡器在室温条件下可以提供的最大时钟频率高达25 MHz。我们正在使用用晶体和IC74HC4060设计的如图4所示可变频率振荡器。该74HC4060由一个振荡器部分和14波纹携带二进制计数器组成。振荡器配置允许使用RC或晶振电路设计。
图4 晶体振荡器
2.3电源供给单元
销售级CPLD XC9572PLCC封装84要求电压在5.25V到4.75V之间。我们采用LM7805稳压器IC设计电源装置；它提供1A的输出电流时的5V稳压输出。电源指示灯LED连接在LM7805的输出。电源装置需要 7.5V至15V的电压输入，电源装置的原理框图如图5所示。
图5 供电模块
3软件技术支持
XC9572 CPLD板由赛灵思与赛灵思联盟计划厂商提供的开发系统全力支持。设计人员可以创建一个设计，使用ABEL，原理图，方程，VHDL或Verilog各种软件前端工具。开发系统可用于实现设计和产生JEDEC位图，其可应用于所述XC9572器件编程。每个开发系统包括通过标准JTAG接口和一个下载电缆来编程器件的JTAG下载软件。我们正在使用的赛灵思ISE WebPACK平台来完成CPLDXC9572的开发系统。赛灵思ISE WebPACK是可从赛灵思网站轻松下载免费提供的工具，我们正在使用并口JTAG下载电缆来从个人电脑编程CPLD。该电缆相比于Xilinx并行电缆III拥有最少的组件开发。该电缆的唯一的缺点是，我们不能延长它的长度超过30cm。实现JTAG下载电缆如图6所示
图6 JTAG下载电缆
4.设计数字时钟
4.1软件
数字时钟的设计是在VHDL中完成。数字时钟的设计是在VHDL中完成。主模块中的以时钟身份存在的子模块是计数器，多路转换器，解码器。时钟的实体和框图分别如图8和图9所示。该模块的输入是时钟，复位，模块的输出为七段显示器，像小时，分钟和秒二进制编码的十进制信息。板上的时钟频率被时钟分频器模块划分成一个第二脉冲，然后该时钟被馈送到计数时，分，秒的计数器。计数器输出被到复用器和二进制编码LED显示灯。多路复用器和多路七段在解码器的帮助下连接在一起。该时间正确地显示在七段LED指示灯上。输入标识引脚用于调整时间，当它被启动或被转换接通。
图7 数字时钟实体
图8 数字时钟设计流程图
4.2硬件
数字时钟的设计由CPLD板，七段LED灯来显示小时，分钟和秒，由二进制编码八位陈列展示。外部可变晶体所使用的时钟每秒送到CPLD74HC406014一次。数字时钟的前视图如图7所示。8位LED显示屏被安置在一个共同的阳极上，所以CPLD在下降沿模式下工作以点亮LED。七段LED拥有复用公共地址线，并安排在共阳极模式，所以CPLD可以在下降沿模式下工作。
图9 数字时钟设计的前视图
4.3综合分析
在这里，我们采用PLCC封装84XC9500 CPLD系列的Xilinx XC9572器件。它包括72个 I / O的72宏单元。CPLD包含含有二进制编码的显示屏和七段显示器的完整的数字逻辑。数字时钟的综合报告如表1所示。
表1 CPLD时钟资源
|
宏单元的用 |
乘积项的用 |
寄存器的使用 |
针脚的使用 |
函数块的使用 |
|
60/72 (83%) |
190/360 (50%) |
45/72 (62%) |
33/69 (48%) |
85/144 (59%) |
5板应用
电路板设计是非常灵活的，而且有很多应用，如：
- 可编程逻辑设计学习
- 数字逻辑设计中的应用
- 机器人应用
- ASIC原型
- 芯片系统设计
- 数字信号处理
6 结论
在本文中，一种具有双模式原型数字时钟：二进制编码的十进制和可重构CPLD控制的七段显示器被设计。有关CPLD控制器的接口连接到其他显示设备的不同的问题也在被研究中。这个使用CPLD的数字时钟具有几个优势，比如可重构控制器，高运行频率，比传统微控制器数量多的输入输出口。这可以根据未来创新小的子模块设计和可重构控制器被轻易修改。
7参考文献
[1]Bhushan帕蒂尔、Amit Patwardhan Rabinder亨利,
“紧凑型CPLD数字amp;机器人原型应用程序”,国际期刊《计算机应用(IJCA)”卷,4 103 - 212年,103年2月
[2]Kraig Mitzner,完全使用OarCd PCB设计捕获和布局,爱思唯尔公司,新加坡。
[3]布朗s Vranesic,Z。数字逻辑基础用Verilog设计。麦格劳-希尔,纽约,纽约,美国。
[4]XC9500在系统可编程的CPLD的家庭,1999年9月15日(版本5.0)。
[5]XC9572在系统可编程CPLD,DS065(v4.1)2003年8月21日。
[6]“CD54/74HC4060数据表”,高速CMOS逻辑哈里斯与振荡器14-Stage二进制计数器,半导体,2000年5月。
[7]白皮书:从离散迁移的优点7400逻辑器件cpld,WP202(v1.3)1月10日,2005年。
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