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InphiCorporationreg;IN115050-LC02用于400G应用的
PAM-4 PHY
数据表
应用
bull; 低功耗400G PAM-4重定时器
bull; 实现PAM-4电气输出，在线路和主机接口上支持大于30dB的损耗
bull; 通过PAM-4调制或28.125 Gbps速率支持高达56.25 Gbps的数据流，低至1.25 Gbps的数据流，并采用 NRZ调制
- 支持多种FEC选项：KR4，KP4和FcFEC
产品特性（第1页，共2页）
线路/主机接收器
bull; 8个基于ADC / DSP的线路侧接收器，每个 都以28 Gbaud / s的数据速率运行
bull; 均衡器是数字FFE和DFE的组合
bull; 包含自动增益控制环路以适当地加载接收 器ADC
bull; 支持接收器上的眼睛监控功能
bull; 支持每个PAM4级别的限幅器阈值调整
- 支持多种FEC选项：KR4，KP4和FcFEC
bull; 每个通道的PRBS检查器，无论是整个数据宽 度还是每个偶数/奇数位
- 支持PRBS7，PRBS9，PRBS11，PRBS15， PRBS23，PRBS31和PRBS58及其倒置
bull; 自动锁定模式扫描所有PRBS模式
bull; 所有8条车道共享眼球直方图
IEEE P802.3第45条MDIO接口
- 球可编程MDIO PHY地址
bull; 支持MMD08发现寄存器（设备标识符，能力寄 存器等）
bull; 按照第45章实施帧结构扩展和时序特性
bull; 实现条款83.6 PMA MDIO函数映射
bull; 支持高达25 MHz的MDIO速率
支持I2C接口
bull; 标准模式，比特率高达100 kbps
bull; 快速模式，比特率高达400 kbps
bull; 快速加模式，比特率高达1.0 Mbps
失锁（LOL）引脚可编程至线路或主机
所有低速JTAG边界扫描和高速接口球上的 ACJTAG
集成了Tensilica *微控制器，可实时调整主机 端和线路端接收器参数，以优化可用链路预算
-
ESD：
- IOgt; 5 Gbps 500V（HBM），100V
（MM），250V（CDM）
bull; 所有其他球2千伏（HBM），200V
（MM），250V（CDM）
支持高速接收器上的内部交流耦合
产品特性（第2页，共2页）
线路/主机发射机
bull; Quad-ʎ28.125GBd使用PAM-4调制（56.25Gbps） 或Quad 28.125Gbps传输数据流，并采用NRZ调 制传输数据流。
bull; 为八个传输通道中的每一个传输PLL
bull; 高速时钟监视器支持高达7GHz的差分时钟 频率
bull; 接收传输浅层和深层线路环回（PAM-4到 PAM-4）
bull; 全面的交叉开关支持允许任何接收数据流在任 何传输通道上传输
— FIFO溢出/溢出标志和可选的FIFO自动 重置
-
- 支持多种FEC选项：KR4，KP4和FcFEC
bull; PAM-4灰度编码，极性反转，PAM-4编码，PAM-4 MSB / LSB交换
bull; 静噪控制
bull; 每车道测试码型发生器：
- 支持PRSB58 / 31/23/15/13/11/9/7， QPRBS13-CEI，QPRBS31-CEI， PRBS13Q，PRBS15Q和PRBS31Q
— 方波，JP03A，JP03B，发射机线性测试模 式
— CID抖动容限模式
— 错误注入
— 定制测试模式生成器
-
-
- 支持SSPRQ
-
bull; 连续相同的符号检测器
- 独立重置Ingress和Egress数据路径
关闭各个接口
提供15.0mmtimes;15.0mm封装，0.8mm球距。
bull; 外围的所有高速信号易于逃脱。
1.0 介绍
Inphi公司的IN115050-LC02 PHY是一款Octal端口双向CDR设备，每个接收器端口可以恢复 56Gbps PAM4信号或28Gbps NRZ信号，并发送给合作伙伴的TX，从而提供400G全双工数据率。此外，它通过提供Hitless MUX功能来支持系统冗余，该功能可在正常模式线路卡和冗余线路卡之间切换
在出口路径和入口路径上的广播功能中满足预先定义的标准。主要的应用模式可以概括为：
bull;重定时器模式：
bull;变速器模式：出口路径中1：2倒档变速箱，入口路径上2：1变速箱。
bull;重定时器切换模式：在出口处使用无重叠MUX重新定时，并在入口处广播
bull;变速箱切换模式：变速箱模式，出口处有Hitless MUX，入口处有广播
这四种主要模式可以与每个端口的不同速率（10G / 25G / 50G）选项组合，从而产生更大的 操作模式组合。 所有这些模式都在详细介绍中第1.2节，设备操作模式.
在只使用一部分车道的模式下，可以关闭未使用的车道以节省功耗。
1.2.1 重定时器（FEC旁路）模式
图2描绘了重定时器模式应用程序的数据路径。 表1的1A至1X中显示了可能的配置模式。 在 主机启用了FEC并且IN115050-LC02 FEC引擎被旁路的模式下，禁用时钟以减少延迟和功耗。
在相同的逻辑端口内，物理通道编号可以重新排序，以实现PCB追踪
1.2.2 重定时器MUX模式
图3描绘了重定时器MUX模式应用程序的数据路径。 可能的配置模式显示在3A到3X之间表格1.
在启用主机FEC的模式下，IN115050-LD02 FEC解码器检查校正统计。 辅助冗余线卡主机端口 也运行并且FEC在传入流上解码。
如果a）奇偶校验错误的数量超过配置的阈值，b）接收到MUX开关的MDIO命令，或者c） PO_SEL_IO被置位（高电平有效），主流主机端口数据与冗余主机数据。
AM在Parity校验后被剥离，并且在MUX AM重新插入新位置之前。 根据适用情况生成新的FEC奇 偶校验和BIP
1.2.3 变速箱模式
图4描述了变速箱应用的数据路径。 在出口方向，每对接收的NRZ通道被位复用在一起形成 一个PAM-4传输通道。 由于每条通道的PKR（线路）传输都有一个TX PLL，因此所有接收NRZ 通道都可以是异步的。 在Ingress方向，每个收到的PAM-4通道被比特解复用成一对同步的 NRZ通道。
图4 PAM-4变速箱应用
1.3 诊断模式
IN115050-LC02支持各种环回模式以进行系统诊断。 本地（浅）和深回送模式均受支持; 但 是，仅在数字路径中支持深回送模式。 它没有涵盖远端模拟（见下面的细节）。
1.3.1 浅层主机和线路环回
图5说明配置为主机和/或线路回送时的数据路径。 在线路侧PKR接收器上接收到的PAM-4数据 被环回到线路侧PKR发送器，并且在主机侧PKR接收器上接收到的PAM-4数据被循环回到主机侧 PKR发送器。
可以启用浅主机环回而不中断从主机RX到线路TX的正常流量。 同样，可以在不中断从线路 接收到主机发送的正常通信的情况下启用浅线环回。
图5 浅回环
PCS FEC引擎
GPIO
微控制器
DIG TOP
MDIO
PCS FEC引擎
EGRESS_DP
1.4 深度主机环回
图6说明配置用于Deep Host环回时的数据路径。 在主机侧PKR接收器上接收到的PAM-4数据 通过出口PCS / FEC核心传输，并回送到PCS / FEC核心的入口PCS / FEC核心输出以及主机 PKR发射机。
可以启用Deep Host环回，而不会中断从主机RX到线路TX的正常流量。
图6 深度主机环回
RXD DSP
TXA
TXD TXD
DSP FIFO
M
U X
8x80
RXA
8x80
CFG
REG
RXout
FIFO
CFG
REG
9to1 MUX
M
U X
PLL
SCAN
EDT
SCAN
EDT
PLL
DIG TOP
uC IRAM
LX6内核 DRAM
PIF TAP
ARB
JTAG
TAP
SCAN EDT
注册访问总线
RXA
TXA
RXD RXout
DSP FIFO
M
U X
M TX
U TXD
X FIFO DSP
CFG
REG
CFG
REG
9to1 MUX
PLL
SCAN
美东时
SCAN
EDT
PLL
E
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