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基于FPGA的tokamak高速数据采集系统
具有实验先进性的超导体tokamak（EAST）装置旨在在1000 s内实现稳态和长脉冲放电。本研究为EAST设计了一种基于现场可编程门阵列（FPGA）的嵌入式高速数据采集系统。一款Cyclone公司FPGA产品被用作主芯片，而TI的模数转换（ADC）芯片被用于完成ADC。一块采集系统板由四个ADC芯片组成。所获取的数据经过压缩，并通过PCI（Peripheral Component Interconnect）Express接口存储到磁盘阵列中，然后上传到数据服务器。一块板可以同步采集八个通道的信号。许多这样的板可用于收集其他通道信号。实验结果表明，该系统在连续采样1250 s的情况下可以达到80 MSps，采样精度可以达到12位。该系统将信号调理，数据采集和数据处理集成到一块板上，并提供具有高集成度和可移植性级别的架构。AIP Publishing发布。https://doi.org/10.1063/1.5035364
前言
tokamak装置是一种重要且有前景的装置，旨在实现长期的稳态受控核聚变。 具有实验先进性的超导体tokamak（EAST）是由中科院等离子体物理研究所设计和开发的全超导tokamak装置，旨在在1.0 MA等离子体电流下实现长达1000 s的长脉冲放电。通常，在EAST实验中需要收集1000多个通道的数据，例如实验工程数据，电磁测量数据和诊断数据。 对于某些诊断数据，数据采集系统的采样率范围从10 KSps到10 MSps甚至更高，具体取决于物理诊断系统的要求。
EAST中的常规数据采集系统，例如计算机自动测量和控制（CAMAC）数字化仪和新的外围设备互连（PCI）卡，通常用于短脉冲放电，但是由于其采样率和总采集持续时间通常受到限制，这些传统系统的采样率可能会降低，以便长时间用于等离子体放电，从而降低了准确性，并忽略了信号的某些详细物理信息。因此，对于持续时间长达1000 s的EAST的长脉冲实验，实时数据采集将是必不可少的。 EAST的数据采集系统的硬件目前包括基于PCI的信号调节，互连和数据采集设备，用于仪器的PCI扩展（PXI），行业标准体系结构（ISA），扩展行业标准体系结构（EISA）和虚拟仪器软件体系结构（VISA）。它们是独立的设备，并通过各种电缆互连。由于电缆较长以及独立系统之间的连接不可靠，导致信号在获取信号之前就已经衰减，并且会引入噪声。
这项工作提出了一个具有高速和长时间采集功能的嵌入式数据采集系统，该系统基于现场可编程门阵列（FPGA）技术，可以实时采集，转换和存储多通道信号。 这项工作旨在获得一种高集成度的体系结构，该体系结构允许根据外部触发器以高达80 MSps的高采样率同时捕获，处理和存储信号，以用于长时间的热核反应设备。 该系统的主要特征在以下章节中描述。II 到 V。
硬件结构
系统概述
所提出的数据采集系统在嵌入式系统的基础上将数据采集，压缩和处理功能集成到信号板上。每个基于FPGA的数据采集系统均由四个模数转换（ADC）芯片组成。也就是说，它具有八个同时获取通道。这样的ADC芯片通过控制时钟模块交替工作。通过PCI Express（PCIE）接口将收集的数据压缩并写入磁盘阵列，然后可以访问这些数据并将其传输到数据服务器。该系统集成到单个板上，并提供具有高集成度和可移植性级别的体系结构。每个基于FPGA的采集系统都可以收集八个不同的信号。因此，与传统系统相比，使用多个系统可以产生更多的通道数据采集能力。图1显示了所提出系统的硬件架构。其硬件由四个ADC芯片（ADC1，ADC2，ADC3和ADC4），时钟模块，FPGA，存储模块和电源模块组成。
图1 嵌入式数据采集系统的硬件结构图
FPGA是控制ADC芯片并实现数据传输和数据存储的主芯片，是系统的核心芯片。在本研究中，FPGA芯片采用的是Cyclone IV GX系列的EP4CGX30F484，其发送器（Tx）速度高达840 Mbps，接收器（Rx）速度高达875 Mbps，具有低压差分信号（LVDS）接口。PCIE的专用IP（intellectual property）支持1、2和4通道，因此可以方便地将数据传输到磁盘阵列。当接收到触发信号时，系统开始收集，转换和存储数据。
该设计中使用了TI公司的ADS 5271，它具有12位分辨率和8个通道，采样率高达50 MSps。四个ADC组成一个数据采集节点，每个ADC具有相同的采样率和相同的时钟信号频率，这是最高频率（最高20 MHz），其相位差顺序为90°。美国国家半导体公司（The National Semiconductor）的时钟产生核心LMK61A2- 312M被用作时钟芯片，其最大输出时钟信号可以达到312.5 MHz。时钟芯片LMK61A2-312M仅输出一个LVDS，但是将四通道相位差90°的时钟信号用作ADC时钟信号。时钟分配芯片LMK01010用于配置时钟信号，以获得实现设计要求所需的四个时钟信号。根据这种设计，最大采样率可以通过复用倍增四倍，最高可达80 MHz。 ADC可以通过其八个通道同步收集八个不同的信号。时钟模块用于生成系统所需的ADC和FPGA时钟信号。该磁盘用于存储收集的数据。
具有PCIE接口的Intel DC P3608具有1.6 TB的存储容量，最高3000 MB / s的写入速度和最高5000 MB / s的读取速度，用于满足数据存储的需求。 当以最高速度同时采样和存储八种信号类型时，其连续采样时间可达到1250 s。
时钟模块设计
- 时钟分配芯片
使用外部时钟芯片可为系统提供稳定的时钟信号。 因此，这项研究选择了美国国家半导体的时钟芯片LMK61A2-312M来为每个ADC产生高达20 MSps的时钟信号。 时钟芯片LMK61A2-312M仅输出一个LVDS，但ADC的采样方法是四片式交替采样。因此，需要90°的时钟信号四通道相位差。 时钟分配芯片LMK01010用于配置时钟信号，以生成满足设计需求所需的四个时钟信号。
- 时钟配置电路
图2显示了时钟配置电路的模块。 FPGA的端口1-5用于完成时钟芯片的配置，而Fout输出所需的时钟信号频率。 LMK61A2-312M中的某些端口描述如下。 DATA是串行数据（SDATA）的输入端口，而最高有效位（MSB）包括构成控制和寄存器选择位的前四位和后四位。 CLK是时钟信号的输入端口，数据在时钟的上升沿进入移位寄存器。 LE是使能输入端口。 当LE变为高电压时，数据从移位寄存器加载到锁存寄存器。 CE是片选（CS）输入端口。 当CE为高电平时，LMX2531开启内部电源控制位。 Fout是压控振荡器缓冲的射频输出，Ftest / LD是互补金属氧化物半导体（CMOS）的多电平输出端口。
图2 时钟配置模块
在LMK01010芯片中，LEuWire是锁存信号的端口。 CLKuWire是时钟输入端口，而DATAuWire是配置数据的输入端口，用于配置芯片工作模式以生成所需的时钟信号，并连接至FPGA的端口6-8。 当LEuWire变为低压时，数据在CLKuWire的下降沿锁存，然后在CLKuWire的上升沿移入LMK01010的内部寄存器。 CLKout0，CLKout0 *; CLKout1，CLKout1 *; CLKout2，CLKout2 *; CLKout3和CLKout3 *是四对时钟信号。 如图3所示，时钟分配芯片输出四通道时钟信号Clkout0，Clkout1，Clkout2和Clk-out3，其相位彼此相差90o。 此类信号连接到四个ADC，以实现交替采样。
图3 四通道时钟信号
ADC模块设计
ADC芯片用于将模拟信号转换为数字数据。 ADC芯片通常具有单片单通道和多通道字符。此设计旨在实现80 MSps的最高采样率。因此，采用几种方法来使用ADC芯片。第一种方法是利用单通道ADC，该ADC需要一个ADC通道，采样速率为80 MSps。第二种方法是使用多芯片多通道ADC，该ADC通过交替采样获取最终采样率。第三种方法是使用多芯片单通道ADC，它也可以通过交替采样来产生最终采样率。本研究使用第二种方法来获取所需的采样率。采用了四个低速率ADC芯片，我们选择TI公司的ADS5271作为ADC芯片。
四个ADC芯片连接到FPGA芯片EP4CGX30F484。图4显示了ADC采样电路设计的一部分。在模块中，IN [0：7] p和IN [0：7] n是八个模拟信号的LVDS通道。 CLK [0：3]和CLK [0：3] *是四对时钟信号，其相位彼此相差90°，并从时钟连接到四个输出端口CLKout [0：3]分配芯片LMK01010。 OUT [0：7] p和OUT [0：7] n是具有ADC芯片转换的数字信号的输出端口。 CS，串行数据时钟（SCLK）和SDATA用于配置ADC芯片并读取数字数据。根据从ADC数据手册中看到的ADC芯片的时序逻辑图，CS是芯片选择的端口。该芯片在CS端口的低电压下工作。 SCLK是串行数据时钟的输入端口。 SDATA是串行数据的输入端口。准备在SCLK的下降沿发送下一个串行数据，然后在SCLK的上升沿发送串行数据。
图4 ADC模块的结构示意图
软件设计
软件结构
该程序用Verilog HDL编写。 图5显示了系统的程序工作流程。 系统初始化FPGA并生成不同的信号以配置时钟模块和ADC芯片。 收到触发信息后，系统将收集数据，并将数据压缩并传输到磁盘。 数据服务器可以随时访问和处理获取的数据。
数据压缩
在EAST实验期间需要收集各种诊断信号。采样速率通常在KSps到MSps范围内，因此，需要收集大量数据。采用实时数据压缩器Lempel-Ziv-Oberhumer（LZO）来减少数据量。 LZO算法是一种快速的无损数据压缩和解压缩算法。LZO库最初是用ANSI C编写的，而LZO目前具有Perl，Python和Java版本。处理速度是LZO的设计原理。 LZO的解压缩速度通常比其解压缩速度快，但是可以根据需要自由调整压缩率，并且不影响解压缩速度。解压缩算法很简单，没有内存支持，LZO可以提供无损压缩。该设计使用Verilog语言来实现LZO算法并在FPGA中实现数据压缩。由于FPGA并行处理机制，FPGA中的数据压缩模块不会影响数据压缩中的数据采集效率。完成每个时间片的数据采集后，需要将数据传输并保存到磁盘。
图5 软件工作流程图
数据传输
压缩的数据通过PCIE 4接口传输到磁盘。 该系统中使用的FPGA为PCIE 1、2和4提供了硬IP模块。因此，无需添加其他专用PCIE协议芯片就可以实现高速的端到端数据传输。
实验结果与讨论
ADC采样仿真
从中央控制系统收到采样命令后，ADC芯片开始采样。 FPGA核心芯片将数据存储到先进先出（FIFO）缓冲区中，然后将这些数据传输到磁盘。 图6说明了单通道采样仿真图的结果。 CLKout0是采样时钟。rst n是复位信号；复位信号为高电平有效。ADC在CLKout0的上升沿收集数据，并将收集的数据移入内部缓冲器。广告数据输出的信号与广告数据输入的信号相同，这种相似性表示系统的数据收集准确性。
数据多路复用仿真
ADC采集具有相同速率的四通道数据。该设计使用FPGA将这些数据多路复用为单通道数据，并产生四倍的采样率。图7显示了仿真结果，其中具有20 MSps采样率的四片ADC芯片获得了一个多路复用模拟信号。因此，获得了80 MSps的采样率。 CLKout0，CLKout1，CLKout2和CLKout3是四通道时钟信号，rst n是复位信号。 ad data ina，ad data inb，ad data inc和ad data ind是由四个ADC芯片收集的同一信号通道的数据。ad data out是数据输出端口。当CLKout0处于上升沿时，ad data ina中的数据从ad data中导出。同样，CLKout1在上升沿，ad data inb中的数据从ad data中导出，随后是一个循环。多路复用的本质是以相同的采样率但在不同的时间收集数据。如图7所示，在最高采样率下收集的数据不会丢失，并且数据会延迟大约2 ns，这符合设计要求。实验结果表明，在1250 s的连续采样下，系统可以达到80 MSps，采样精度可以达到12位。
图6 ADC采样仿真结果图
图7 多重仿真结果图
多通道数据采集
在EAST实验期间，需要收集1000多个通道的数据。 本文提出的系统可以集成到一块板上，并提供具有高集成度和可移植性级别的体系结构。 一块板可以同步采集八个通道的信号。 大量FPGA板可一起使用，以获取更多通道的数据，以满足多通道需求。 图8显示了用于多通道数据采集的系统结构。 由中央控制系统控制的基于FPGA的数据采集系统可实时收集EAST设备的信号。 数据被转换并存储在磁盘阵列中，
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