CHAPTER 1 Introduction
This chapter provides a brief history of the development of VHDL and describes the major capabilities that differentiate it from other hardware description languages. The chapter also explains the concept of an entity.
What Is VHDL?
VHDL is an acronym for VHSlC Hardware Description Language (VHSIC is an acronym for Very High Speed Integrated Circuits). It is a hardware description language that can be used to model a digital system at many levels of abstraction ranging from the algorithmic level to the gate level. The complexity of the digital system being modeled could vary from that of a simple gate to a complete digital electronic system, or anything in between. The digital system can also be described hierarchically. Timing can also be explicitly modeled in the same description.
The VHDL language can be regarded as an integrated amalgamation of the following languages:
- sequential language
- concurrent language
- net-list language
- timing specifications
- waveform generation language =gt; VHDL
Therefore, the language has constructs that enable you to express the concurrent or sequential behavior of a digital system with or without timing. It also allows you to model the system as an interconnection of components. Test waveforms can also be generated using the same constructs. All the above constructs may be combined to providea comprehensive description of the system in a single model.
The language not only defines the syntax but also defines very clear simulation semantics for each language construct. Therefore, models written in this language can be verified using a VHDL simulator. It is a
strongly typed language and is often verbose to write. It inherits many of its features, especially the sequential
language part, from the Ada programming language. Because VHDL provides an extensive range of modeling capabilities, it is often difficult to understand. Fortunately, it is possible to quickly assimilate a core subset of the language that is both easy and simple to understand without learning the more complex features. This subset is usually sufficient to model most applications. The complete language, however, has sufficient power to capture the descriptions of the most complex chips to a complete electronic system.
(Ada is a registered trademark of the U.S. Government, Ada Joint Program Office)
History
The requirements for the language were first generated in 1981 under the VHSIC program. In this program, a number of U.S. companies were involved in designing VHSIC chips for the Department of Defense (DoD). At that time, most of the companies were using different hardware description languages to describe and develop their integrated circuits. As a result, different vendors could not effectively exchange designs with one another. Also, different vendors provided DoD with descriptions of their chips in different hardware description languages. Reprocurement and reuse was also a big issue. Thus, a need for a standardized hardware description language for design, documentation, and verification of digital systems was generated.
A team of three companies, IBM, Texas Instruments, and Intermetrics, were first awarded the contract by the DoD to develop a version of the language in 1983. Version 7.2 of VHDL was developed and released to the public in 1985. There was a strong industry participation throughout the VHDL language development process, especially from the companies that were developing VHSIC chips. After the release of version 7.2, there was an increasing need to make the language an industry-wide standard. Consequently, the language was transferred to the IEEE for standardization in 1986. After a substantial enhancement to the language, made by a team of industry, university, and DoD representatives, the language was standardized by the IEEE in December 1987; this version of the language is now known as the IEEE Std 1076-1987. The official language description appears in the IEEE Standard VHDL Language Reference Manual made available by the IEEE. The language described in this book is based on this standard. The language has since also been recognized as an American National Standards Institute (ANSI) standard.
The Department of Defense, since September 1988, requires all its digital Application-Specific Integrated Circuit (ASIC) suppliers to deliver VHDL descriptions of the ASICs and their subcomponents, at both
the behavioral and structural levels. Test benches that are used to validate the ASIC chip at all levels in its
hierarchy must also be delivered in VHDL. This set of government requirements is described in military standard 454.
Capabilities
The following are the major capabilities that the language provides along with the features that differentiate it from other hardware description languages.
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- The language can be used as an exchange medium between chip vendors and CAD tool users. Different chip vendors can provide VHDL descriptions of their components to system designers. CAD tool users can use it to capture the behavior of the design at a high level of abstraction for functional simulation.
- The language can also be used as a communication medium between different CAD and CAE tools, for example, a schematic capture program may be used to generate a VHDL description for the design
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which can be used as an input to a simulation program.
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- The language supports hierarchy, that is, a digital system can be modeled as a set of interconnected components; each component, in turn, can be modeled as a set of interconnected subcomponents.
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The language supportsflexible design methodologi
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第1章 概 述
本章简单地回顾了VHDL的发展历史，并明确地指出了VHDL不同于其他硬件描述语言的功能。此外，本章还解释了VHDL中实体的概念。
1.1什么是VHDL
VHDL是VHSIC Hardware Description Language (VHSIC硬件描述语言）的首字母缩写，而VHSIC是Very High Speed Integrated Circuits (超高速集成电路）的首字母缩写，VHDL是一个可以在不同抽象层次上对数字系统进行建模的硬件描述语言，其范围从算法层次到门电路层次。这里提到的数字系统的复杂程度各不相同，可以是一个简单的门电路，也可以是一个完整的数字电子系统，或者是介于二者之间的任何一种系统。数字系统也可以层次化的方式描述。定时系统也可以按照同样的描述方式来显示地建模。
VHDL语言可以看作是下面几种语言的集成：
Sequential language
Concurrent language
net-list language
Timing specifications
Waveform generation language ＝＞ VHDL
因此，这种语言具有的结构能够描述带定时或不带定时的数字系统的并发或时序行为。它也允许通过建立多个元件之间的连接来对系统建模。测试波形也可以采用相同的结构来产生。以上所有的结构可以结合起来，从而在一个单独的模型中提供一个全面的系统描述。
VHDL不仅定义了语法，而且对每一种语言结构都定义了非常明确的仿真语义。所以这种语言中的模型可以采用VHDL仿真器来验证。VHDL是一种强类型、冗余的语言。它继承了Ada编程语言的许多特点，尤其是Ada的时序语言部分。因为VHDL提供了广泛地建模功能，致使其常常难以理解。幸运的是，可以快速地掌握VHDL的一个核心子集，而不用学习VHDL中其他更加复杂的特性。这个子集对于大多数实际问题的建模是足够的。当然，完整的VHDL语言具有强大的功能，足以描述最复杂的芯片到完整的电子系统。
1.2 历史
对于这种语言的需求是1981年在VHSIC项目中第一次产生的。在该项目中，许多美国公司已经在为国防部（Department of Defense,DoD）设计VHSIC芯片。当时大多数公司都使用不同的硬件描述语言来描述并设计他们的集成电路。因此，不同的供应商之间不能够有效地交换他们的设计。同样，不同的供应商提供给DoD的是采用不同硬件描述语言描述的芯片。芯片的再采购和复用也成为一大问题。因此，数字系统的设计、文档编制和验证都需要一种标准化的硬件描述语言。
1983年，为了开发一种语言版本，DoD与IBM、德州仪器（Texas Instruments）和Intermetrics这三家公司首次签定了合同。在1985年，制定和发布了VHDL 7.2版本。VHDL语言的发展过程中，工业界的参与性很强，特别是那些正在开发VHSIC芯片的公司。在7.2版本发布之后，渴望使这种语言成为工业标准的需求越来越强烈。接着，1986年，这种语言被送到IEEE进行标准化。经过工业界、大学和DoD代表的共同努力，对语言作了重大增强，并于1987年12月正式成为IEEE标准。这个版本就是著名的IEEE Std 1076－1987。VHDL的官方描述出现在《IEEE标准VHDL语言参考手册（IEEE Standard VHDL Language Reference Manual）》中，可以从IEEE获得。这种语言也被美国国家标准协会（ANSI）认可。
根据IEEE的规则，IEEE标准每五年就必须重新投票以决定其是否继续保留为标准。后来的VHDL语言增加了许多新的特征，许多结构的语法变得更加统一，1987版本中的许多歧义都得以解决。新的版本为IEEE Std 1076-1993。本书中的描述的VHDL语言就是基于这个标准的。对1987版本所作的主要修改在附录D中介绍。
从1988年9月起，DoD要求它的所有数字专用集成电路（Application-Specific Integrated Circuit,ASIC）提供者采用VHDL在行为级和结构级描述ASIC和它们的子元件。同时，也必须用VHDL语言来描述各个层次的验证ASIC芯片的测试平台。这一系列的政府需求在“Military Standard454（军事标准454）”中描述。
1987年以来，为了帮助增强模型的互操作性，对VHDL标准化程序包的需求越来越急迫。这是因为不同的CAE（computer-aided engineering,计算机辅助工程）供应商系统支持不同的程序包，会引起严重的模型互操作性问题。例如，使用的逻辑值就有46值逻辑、7逻辑和4值逻辑等。后来成立了一个委员会来标准化这样一个程序包。这个委员会的成果是建立了9值逻辑程序包。这个程序包被称为STD_LOGIC_1164，后来经投票批准成为IEEE标准“IEEE Std 1164-1993”。本书中的一些例子就是使用了这个程序包。
1.3 功能
下面是VHDL语言提供的与其他硬件描述语言不同的主要功能和特征。
bull;VHDL语言是芯片供应商和CAD工具用户的交流媒介。不同的芯片供应商可以提供给
系统设计师各种元件的VHDL描述。CAD工具用户可以用VHDL语言获得在功能仿真的
高层抽象的设计行为。
bull;VHDL语言可以作为不同CAD工具和CAE工具的通信媒介。例如，可以用一种图形捕
捉程序来产生设计的VHDL描述，从而用作仿真程序的输入。
bull;VHDL语言支持层次化设计。也就是说数字系统可以建模为一系列互相连接的元件，每
一个元件又可以建模为一系列相互连接的子元件。
bull;VHDL支持灵活的设计方法。自顶向下、自顶向上或混合型。
bull;VHDL与特定工艺无关，但是支持特定工艺的特征。同时它还支持多种硬件工艺。例如，
可以定义新的逻辑类型和新的元件，也可以定义针对特定工艺的属性。由于其独立于
工艺的特点，相同的模型可以综合成不同的供应商的库。
bull;VHDL支持同步和异步时序模型。
bull;不同的数字模型技术，比如有限状态机描述、算法描述和布尔等式都可以用VHDL语
言建模。
bull;VHDL是一种公用的、人类可读的和机器可读的语言，并且没有专利保护。
bull;VHDL语言是IEEE和ANSI的标准，所以采用这种语言描述的模型是可移植的。政府部
门对于维持这种语言作为标准也有很大的兴趣。因此想获得VHDL代码并且对代码进
行二次开发就变得非常容易。
bull;VHDL语言支持三种不同的基本描述风格：结构、数据流和行为。同一个设计可以采用
上面三种描述风格的任意组合。
▪VHDL语言支持从抽象行为描述到非常细致的门级描述的多种抽象层次，然而，它不支
持晶体管级以及晶体管级以下的模型描述。它允许设计采用单一的语言在多个层次上
进行混合设计。
▪VHDL语言支持任意大的设计建模，语言本身对设计规模没有限制。
▪VHDL语言的元素，例如元件、函数、过程和程序包使得大规模设计建模变得更加容易。
▪可以使用相同的语言来写测试平台以对其他VHDL模型进行测试。
▪VHDL语言中描述了正常的传输延迟、最小－最大延迟、建立和保持时间、时序约束和
尖峰脉冲检测等。
▪模型中类属和属性的使用使得静态信息比如时序和布局信息的反向注释成为可能。
▪类属和属性对于描述参数化设计也非常又用。
▪模型不仅能描述设计功能，也能包括和用户定义属性相关的设计本身的信息，例如
总的面积和速度。
▪一种普通的语言可以描述不同供应商的库元件。由于VHDL语言已经成为一种标准，
能够解释VHDL的工具对多个供应商提供的模型的读取不存在任何困难。
▪对VHDL语言描述的模型可以采用仿真的方法进行验证，因为每个语言结构都定义了
精确的仿真语义。
▪与某种综合描述风格一致的行为模型能够综合成门级描述。
▪定义新数据类型的能力使VHDL能在高的抽象层次描述和新设计，而在这个过程中，
不用关心具体的实现细节。
1.4 硬件抽象
VHDL可以描述数字硬件器件模型。这种模型指定器件的外部以及一个或多个内部视图。器件的内部视图指定其功能过结构，而外部视图指定器件与其他模型的通信接口。图1-1说明了硬件器件和相应的软件模型。
器件到器件的模型映射是严格的一对多的。也就是说，硬件器件可以有多个器件模型。例如，高层抽象建模的器件可能没有把时钟信号作为它的输入，因为时钟信号可能并没有在描述中使用。同样，接口的数据传输也可以是整型数据，而不是逻辑值。VHDL中每一个器件模型都被看做是一个唯一器件的独特描述，本书中称为实体。图1-2说明有多个器件模型的硬件器件的VHDL框架结构，每个器件模型代表一个实体。即从VHDL的角度看，实体1到实体N代表N个不同的实体，而实际上它们都代表一个硬件器件。
实体是实际器件的硬件抽象。每个实体采用一个模型描述，包括外部框架结构和一个或多个内部框架结构。同时，一个器件可以用一个或多个实体来描述。
第2章 教 程
本章是VHDL语言的快速入门，描述VHDL语言模型的主要特点。学完本章将能够写出简单的VHDL模型。
2.1 基本术语
VHDL是一种用来对数字系统建模的硬件描述语言。简单的数字系统可以只有一个逻辑门，复杂的可以是一个完整的电子系统。这里将数字系统的硬件抽象称为实体。当实体X在另外一个实体Y中使用时，实体X成为实体Y的一个元件。所以元件也是实体，这主要取决于其建模的层次。
为了描述实体，VHDL提供了以下五种不同类型的结构，称为设计单元：
- 实体说明
- 结构体
- 配置声明
- 程序包声明
- 程序包体（内容）
实体由实体声明和至少一个结构体组成。实体声明描述实体的外部视图，例如：输入和输出信号名称。结构体包括实体的内部描述，例如：一系列相互连接的代表实体结构的元件，或是一系列代表实体行为的并行或时序语句。每一种类型的描述可以在不同的结构体中定义，也可以混合在一个结构体中定义。图2-1表示了一个实体和一种可能的模型。
配置声明用来生成实体配置。从跟实体有关的结构体中选出一个结构体，与实体进行绑定。同时它也将所选结构体中的元件与其他实体进行绑定。一个实体可以有多个不同的配置。
程序包声明集成了一系列相关的声明，包括类型声明、子类型声明和子程序声明，这些声明可以被两个或多个设计单元共享。一个程序包体包括程序包声明中声明的子程序的定义。
图2-2中有三个实体E1、E2和E3，实体E1有三个结构体E1_A1、E1_A2和E1_A3。结构体E1_A1是一个没有任何层次的纯行为模型。结构体E1_A2中有元件BX ，而结构体E1_A3中有元件CX 。实体E2有两个结构体E2_A1和E2_A2。其中结构体E2_A1中有元件M1。实体E3有三个结构体E3_A1，E3_A2和E3_A3。注意每个实体只有一个单独的实体声明，但是可以有多
个结构体 。
虚线代表在实体E1的配置中定义的绑定。图中有两种类型的绑定：结构体到实体的绑定和结构体中使用的元件到其他实体的绑定。例如，结构体E1-A3绑定到实体E1，结构体E2-A1绑定到实体E2。结构E2-A1的元件M1绑定到实体E3。结构体E1-A3的元件CX绑定到实体E2。但是，也可以为实体E1选择另外一种具有以下绑定的不同配置：
radic;结构体E1-A2与其实体E1绑定；
radic;元件BX与实体E3绑定；
radic;结构体E3-A1与其实体E3绑定。
一旦实体模型简历，需要一个VHDL系统来验证。典型的VHDL系统包括分析器和仿真器。分析器读入单个文件中的一个或多个设计单元，经过语法验证和静态语义检查之后，把这些单元编译到一个设计库中。设计库是主机环境（也就是支持VHDL系统的环境），存储编译后的设计单元。
仿真器首先从设计库中读入编译后的描述，对实体进行仿真（实体通过实体-结构体对或配置来描述），然后进行下面的操作：
- 细化
- 初始化
- 仿真
需要注意以下几个语法问题：VHDL语言对大小写不敏感，也就是说，对大写字母和小写字母相同对待（除了扩展标示符，字符串文字和字符文字）。例如，CARRYCarrY和carrY都是指同一个名字。VHDL与Ada和Pascal非常相似，都是比较自由的。可以通过在文本前面加两个连续的短线（--）来加入注释。所有位于这两条短线和同一行结束位置之间的文本都属于注释部分。
本节介绍的术语将在后面的章节中详细介绍。
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